R
的Spartan- II FPGA系列：DC和开关特性
全局时钟的建立和保持为LVTTL标准，
同
DLL （引脚到引脚）
速度等级
-6
符号
T
PSDLL
/ T
PHDLL
描述
输入建立时间和保持时间相对
到全局时钟输入信号为
LVTTL标准，无延迟， IFF ，
(1)
与DLL
设备
所有
民
1.7 / 0
-5
民
1.9 / 0
单位
ns
注意事项：
1. IFF =输入触发器或锁存器
2.建立时间是相对于全局时钟输入信号以最快的路线和负载最轻。保持时间的测量
相对于全局时钟输入信号与最慢的路径和最重的负载。
3. DLL的输出抖动已经包含在计时计算。
4.零保持时间上市表示没有时间或负的时间。
5.对于数据输入具有不同的标准，调整由所示的值设置延迟时间
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
全局时钟的建立和保持为LVTTL标准，
没有
DLL （引脚到引脚）
速度等级
-6
符号
T
PSFD
/ T
PHFD
描述
输入建立时间和保持时间相对
到全局时钟输入信号为
LVTTL标准，无延迟， IFF ，
(1)
无DLL
设备
XC2S15
XC2S30
XC2S50
XC2S100
XC2S150
XC2S200
民
2.2 / 0
2.2 / 0
2.2 / 0
2.3 / 0
2.4 / 0
2.4 / 0
-5
民
2.7 / 0
2.7 / 0
2.7 / 0
2.8 / 0
2.9 / 0
3.0 / 0
单位
ns
ns
ns
ns
ns
ns
注意事项：
1. IFF =输入触发器或锁存器
2.建立时间是相对于全局时钟输入信号以最快的路线和负载最轻。保持时间的测量
相对于全局时钟输入信号与最慢的路径和最重的负载。
3.零保持时间上市表示没有时间或负的时间。
4.对于数据输入具有不同的标准，调整由所示的值设置延迟时间
对于全局时钟输入比LVTTL等标准，调整延迟与价值观
DS001-3 （ V2.8 ） 2008年6月13日
产品speci fi cation
4模块3
55
XILINX [ XILINX, INC ]
