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XCR3064XL 64宏单元CPLD
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14
DS017 （ V1.6 ） 2002年1月8日
产品speci fi cation
特点
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功耗最低的64宏单元CPLD
6.0 ns的引脚对引脚的逻辑延迟
系统频率高达145 MHz的
64宏单元1500可用门
可在小型封装
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44引脚PLCC （ 36个用户I / O引脚）
44引脚VQFP （ 36个用户I / O引脚）
48球BGA CS （ 40个用户I / O引脚）
56焊球BGA CP （ 48个用户I / O引脚）
100引脚VQFP （ 68个用户I / O引脚）
超低功耗运行
5V容限I / O引脚3.3V内核电源
先进的0.35微米五层金属EEPROM
过程
快速零功率™ （ FZP ） CMOS设计
技术
在系统编程
可预测的时序模型
每个功能块高达23可用的时钟
在更改设计优良的销固定
完整的IEEE标准1149.1边界扫描（ JTAG ）
四个全局时钟
每个功能块八乘积项控制项
描述
该XCR3064XL是针对一个3.3V ， 64个宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。共有4个功能块提供
1500可用门。引脚至引脚传输延时
6.0纳秒为145 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
图1
和
表1
显示我
CC
与频率我们
XCR3064XL TotalCMOS CPLD （采取四个数据
可复位的上/下， 16位计数器在3.3V ， 25 ° C） 。
35.0
30.0
优化3.3V系统
先进的系统功能
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输入寄存器
典型的我
CC
（MA ）
25.0
20.0
15.0
10.0
5.0
0.0
0
20
40
60
80
100
120
140
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快速ISP编程时间
端口使能引脚的JTAG ISP引脚的双重功能
2.7V至在工业温度3.6V电源电压
范围
每个宏单元可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
频率（MHz）
DS017_01_102401
图1：
I
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
I
CC
与频率的关系
(V
CC
= 3.3V ， 25 ° C）
频率（MHz）
典型的我
CC
（MA ）
0
0
1
0.2
5
1.0
10
2.0
20
3.9
40
7.6
60
11.3
80
14.8
100
18.5
120
22.1
140
25.6
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所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS017 （ V1.6 ） 2002年1月8日
产品speci fi cation
1-800-255-7778
1
XILINX [ XILINX, INC ]
