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XCR3064XL 64宏单元CPLD
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14
DS017 （ V2.4 ） 2008年9月15日
产品speci fi cation
特点
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低功率3.3V 64宏单元CPLD
5.5 ns的引脚对引脚的逻辑延迟
系统频率高达192 MHz的
64宏单元1500可用门
可在小型封装
- 44引脚VQFP （ 36个用户I / O引脚）
- 48球BGA CS （ 40个用户I / O引脚）
- 56焊球BGA CP （ 48个用户I / O引脚）
- 100引脚VQFP （ 68个用户I / O引脚）
优化3.3V系统
- 超低功耗运行
- 17的典型待机电流
μA
在25℃下
- 5V容限I / O引脚3.3V内核电源
-
-
-
先进的0.35微米五层金属EEPROM
过程
描述
了CoolRunner ™ XPLA3 XCR3064XL设备是3.3V ，
64宏单元CPLD针对功率敏感的设计
这需要领先的可编程逻辑解决方案。一
共有四个功能块提供1500可用门。
引脚至引脚的传播延迟是一样快5.5 ns时
192 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
的CoolRunner XPLA3 CPLD提供一个TotalCMOS的解决方案，
无论是在工艺技术和设计技术。赛灵思
采用CMOS门电路的级联来实现其总和
产品，而不是传统意义上的放大器的方法。
此CMOS门电路实现允许赛灵思提供
CPLD器件是高性能和低功耗，
打破这一具有低功耗的模式，你必须
具有低的性能。请参阅
和
展示 -
荷兰国际集团的我
CC
与我们XCR3064XL TotalCMOS频率
采取具有四个可复位的上/下， 16位的CPLD （数据
柜台在3.3V ， 25 ° C） 。
45
40
35
•
•
典型的我
CC
（MA ）
快速零功率CMOS设计技术
3.3V PCI电气规格兼容
对任何输入输出（无内部钳位二极管或
I / O，没有最低时钟输入电容）
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 最多每个功能块23可用的时钟
- 在设计变更优秀销固定
-
-
完整的IEEE标准1149.1边界扫描（ JTAG ）
四个全局时钟
30
25
20
15
10
5
0
0
20
40
60
80
100 120 140 160 180
•
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- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚的JTAG ISP引脚的双重功能
2.7V至在工业温度3.6V电源电压
范围
每个宏单元可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
频率（MHz）
DS017_01_062502
图1：
I
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
I
CC
与频率的关系
(V
CC
= 3.3V ， 25 ° C）
频率
（兆赫）
典型的我
CC
（MA ）
0
0.017
1
0.24
5
1.09
10
2.15
20
4.28
40
8.50
60
12.85
80
16.80
100
120
140
160
180
20.80 25.72 29.89 33.53 36.27
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所有其他商标和注册商标均为其各自所有者的财产。所有规格如有变更，恕不另行通知。
DS017 （ V2.4 ） 2008年9月15日
产品speci fi cation
1
XILINX [ XILINX, INC ]
