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XCR3128XL 128宏单元CPLD
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DS016 （ V1.8 ） 2002年1月8日
初步产品规格
特点
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功耗最低的128宏单元CPLD
6.0 ns的引脚对引脚的逻辑延迟
系统频率高达145 MHz的
128个宏单元3000可用门
可在小型封装
- 144引脚TQFP （ 108个用户I / O引脚）
- 144球BGA CS （ 108个用户I / O）
- 100引脚VQFP （ 84个用户I / O）
优化3.3V系统
- 超低功耗运行
- 5V容限I / O引脚3.3V内核电源
- 先进的0.35微米五层金属EEPROM
过程
- 快速零功率™ （ FZP ） CMOS设计
技术
先进的系统功能
- 在系统编程
- 输入寄存器
- 可预测的时序模型
- 最多每个功能块23可用的时钟
- 在设计变更优秀销固定
- 完整的IEEE标准1149.1边界扫描（ JTAG ）
- 四个全局时钟
- 每个功能块八乘积项控制项
快速ISP编程时间
端口使能引脚额外的I / O
2.7V至在工业温度3.6V电源电压
范围
每路输出可编程转换速率控制
安全位可以防止未经授权的访问
请参阅XPLA3系列数据表（ DS012 ）的
体系结构描述
描述
该XCR3128XL是针对一个3.3V 128宏单元CPLD
需要前沿编程功率敏感的设计
的可编程逻辑解决方案。一共有八个功能模块提供
3000可用门。引脚至引脚传输延时
6.0纳秒为145 MHz的最大系统频率。
TotalCMOS设计技术快速
零功率
Xilinx提供了TotalCMOS CPLD ，无论是在工艺技
学和设计技术。赛灵思采用的级联
CMOS门电路来实现产品的总和，而不是
传统意义上的放大器的方法。此CMOS门imple-
心理状态使赛灵思能够提供的CPLD是兼具高
高性能和低功耗，打破了范例，来
具有低功耗，必须具有低的表现。请参阅
和
显示我
CC
与频率我们
XCR3128XL TotalCMOS CPLD （取八个数据
可复位的上/下， 16位计数器在3.3V ， 25 ° C） 。
70
60
典型的ICC （MA ）
50
40
30
20
10
0
0
20
40
60
80
100
频率（MHz）
120
140
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DS016_01_112100
图1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
表1：
典型的我
CC
在主场迎战V频率
CC
= 3.3V ，25°C
频率（MHz）
典型的我
CC
（MA ）
0
0
1
0.5
5
2.2
10
4.4
20
8.7
40
17.1
60
25.3
80
33.6
100
41.6
120
49.7
140
57.7
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DS016 （ V1.8 ） 2002年1月8日
初步产品规格
1-800-255-7778
1
XILINX [ XILINX, INC ]
