MT90520
8端口一次群速率
电路仿真AAL1 SAR
数据表
特点
•
AAL1分割和重组装置
符合电路仿真业务（ CES ）
标准（ AF- VTOA - 0078.000 ）
同时支持结构化和非结构化
8个独立的DS1电路仿真/ E1 / ST-
总线接口
支持AAL1中继，拥有高达128的TDM
每个VC通道（ AF- VTOA - 0089.001 ）
支持CAS在所有发送和接收
操作结构化模式
支持多达256个同时处理
双向虚电路
支持混合DS1 / E1操作
支持混合非结构化和结构化CES
手术
完全灵活的DS0分配
完整的时钟恢复解决方案提供的导通
芯片：同步，自适应，或同步
•
•
•
•
VC查询
表
2004年1月
订购信息
MT90520AG 456引脚塑料BGA
-40至+ 85°C
剩余时间标记（ SRTS ），通过8个独立
锁相环
•
双模式（ ATM终端或PHY端） UTOPIA接口
工作在1级或2级模式
连接到外部PHY或ATM设备与
UTOPIA时钟速率高达52 MHz的
TDM总线提供8个双向串行数据流
在1.544 ， 2.048 ， 4.096或兆赫 - 兼容
通用（ 1.544 Mbps或2.048 Mbps）和ST-
BUS （ 2.048 Mbps）的接口
支持主从TDM背板总线
时钟操作
支持TDM和UTOPIA环回功能
16位微处理器的端口， CON连接可配置为
摩托罗拉，英特尔正
66.0 MHz的主时钟速率
外
同步
SRAM （ ZBT ）
•
•
•
•
•
•
•
•
•
分割/组装
循环缓冲区
MT90520
乌托邦
产量
块
TX
特区
外部存储器控制器
TX /分割（X 8 ）
TDM
输入
块
时钟
管理
TDM输入
接口
时钟控制
/恢复
接口
TDM输出
接口
当地
内存
乌托邦
接口
乌托邦
输入
块
RX行政区
（ UDT ， SDT ，
数据）
当地
内存
PLL
TDM
产量
块
RX /重组（ X 8 ）
Boundary-
扫描逻辑
微处理器
接口逻辑
JTAG
接口
16位微处理器
接口
图1 - MT90520框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2002-2004卓联半导体公司保留所有权利。
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
