ZL30120
SONET / SDH /以太网
多速率线路卡同步器
数据表
2006年5月
一个完整的设计手册是提供给符合条件的客户。
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订购信息
ZL30120GGG
100针CABGA
托盘
ZL30120GGG2 100针CABGA **盘
**无铅锡/银/铜
-40
o
C至+ 85
o
C
•
提供了两个的DPLL具有自主
操作模式（锁定，自由运行，缓缴）
和可选的无中断参考切换。
灵活的输入参考自动监测
无权担任基于频率参考和
相违规
提供3个输出的帧同步脉冲输入
校准
产生几种风格的输出帧脉冲
具有可选的脉冲宽度，极性和频率
可配置的输入到输出的延迟，并输出到
输出相位对齐
支持IEEE 1149.1 JTAG边界扫描
特点
•
同步标准电信系统
引用并合成各种各样的
保护电信线路接口的时钟是
符合Telcordia的GR- 1244 -CORE ， GR- 253-
CORE ， ITU -T G.813 ，并与ITU -T兼容
G.8261 （原G.pactiming ）
内置低抖动APLL提供SONET / SDH
时钟，包括6.48兆赫， 19.44兆赫， 38.88兆赫，
51.84 MHz和77.76兆赫，或25 MHz和50 MHz的
同步以太网时钟输出
可编程输出频率合成器（ P0 ， P1 ）
生成通用的时钟频率
8千赫至100兆赫的任何多
的<8 PS RMS的低抖动抖动性能
APLL输出，并在<20 ps的均方根
可编程合成器输出。
提供了支持8时钟参考输入
频率为8千赫到任意倍数
77.76兆赫除了2千赫
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trst_b TCK TDI TMS
TDO
dpll2_ref
dpll1_hs_en
dpll1_lock dpll1_holdover
OSCO
OSCI
主
时钟
IEEE 1449.1
JTAG
REF
DPLL2
P0
合成
P1
合成
p0_clk0
p0_clk1
p0_fp0
p0_fp1
p1_clk0
p1_clk1
apll_clk0
apll_clk1
apll_fp0
apll_fp1
ref0
ref1
ref2
ref3
ref4
ref5
ref6
ref7
sync0
sync1
sync2
ref7 ： 0
REF
低抖动
APLL
DPLL1
SYNC2 ： 0
参考
MONITORS
ref_&_sync_status
SYNC
fb_clk / FP
反馈
合成
FB_CLK
INT_B
SPI接口
控制器&
状态机
SCK
si
so
CS_B
RST_B
dpll1_mod_sel1 ： 0
apll_filter
filter_ref0
filter_ref1
图1 - 框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2006年，卓联半导体公司保留所有权利。
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