ZL30121
SONET / SDH的
低抖动同步器系统
数据表
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2006年5月
订购信息
ZL30121GGG
ZL30121GGG2
100针CABGA
100针CABGA *
托盘
托盘
特点
•
支持的Telcordia GR-253和要求
GR- 1244用于Stratum 3 ，4E， 4和SMC的时钟，并
ITU -T G.781的要求， SETS ， G.813
美国证券交易委员会， G.823 ， G.824和G.825时钟
内部APLL提供标准输出时钟
频率高达622.08 MHz的抖动< PS 3
RMS适用于GR- 253 -CORE OC -12和G.813
STM-16接口
可编程输出频率合成器产生的时钟
从8 kHz到任意多个频率
77.76兆赫除了2千赫
提供了两个的DPLL这分别是
通过一个串行接口，软件配置
DPLL1提供了所有必要的功能
产生SONET / SDH兼容的时钟，包括
自动无中断参考切换，自动
模式选择（锁定，自由运行，缓缴）
可选择的环路带宽和吸合范围
DPLL2提供了全面的功能集
需要用于产生来自输出时钟和
其它通用的时钟
*无铅锡/银/铜
-40
o
C至+ 85
o
C
•
提供了支持8时钟参考输入
频率为8千赫到任意倍数
77.76兆赫除了2千赫
支持主/从配置
AdvancedTCA的
TM
可配置的输入到输出的延迟，并输出到
输出相位对齐
可选的外部反馈通路提供了动态
输入到输出的延迟补偿
提供3个输出的帧同步脉冲输入
校准
产生几种风格的输出帧脉冲
具有可选的脉冲宽度，极性和频率
灵活的输入参考自动监测
无权担任基于频率参考和
相违规
支持IEEE 1149.1 JTAG边界扫描
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trst_b TCK TDI TMS
TDO
dpll2_ref
dpll1_hs_en
dpll1_lock dpll1_holdover
diff0_en
diff1_en
OSCO
OSCI
主
时钟
IEEE 1449.1
JTAG
REF
DPLL2
P0
合成
P1
合成
p0_clk0
p0_clk1
p0_fp0
p0_fp1
p1_clk0
p1_clk1
diff0_p/n
diff1_p/n
ref0
ref1
ref2
ref3
ref4
ref5
ref6
ref7
sync0
sync1
sync2
ref7 ： 0
REF
DPLL1
SYNC2 ： 0
参考
MONITORS
ref_&_sync_status
SYNC
FB_CLK
fb_fp
SONET / SDH的
APLL
sdh_clk0
sdh_clk1
sdh_fp0
sdh_fp1
FB_CLK
反馈
合成
INT_B
SPI接口
控制器&
状态机
ext_fb_fp
ext_fb_clk
SCK
si
so
CS_B
RST_B
slave_en
dpll1_mod_sel1 ： 0
sdh_filter
filter_ref0
filter_ref1
图1 - 框图
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2006年，卓联半导体公司保留所有权利。
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