ZL50010
灵活的512频道DX与增强
DPLL
数据表
特点
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512路×512通道无阻塞交换
以2.048 Mbps的， 4.096 Mbps或8.192 Mbps的
手术
该ST-总线输入和之间速率转换
ST- BUS输出
集成数字锁相环（ DPLL ）
符合Telcordia公司GR- 1244 -CORE阶层4
加强规范
DPLL提供自动参考切换，
抖动衰减，保持模式和自由运行功能
每个流的ST- BUS输入数据速率选择
2.048 Mbps的4.096 Mbps或8.192 Mbps的
每个流的ST- BUS输出数据速率
选择的2.048 Mbps的4.096 Mbps或
8.192 Mbps的;输出数据速率可以是不同的
比输入数据速率
每流高阻抗控制输出
每一个ST- BUS输出小数位
进步
每流输入通道和输入比特延迟
有小数位的延迟编程
2006年4月
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订购信息
ZL50010 / QCC 160引脚LQFP
托盘
ZL50010 / GDC 144球LBGA盘
ZL50010QCG1 160引脚LQFP *托盘，烘烤& Drypack
ZL50010GDG2 144球LBGA **托盘，烘烤& Drypack
*无铅雾锡
**无铅锡/银/ Coppoer
-40 ° C至+ 85°C
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V
SS
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每流输出通道和输出延迟位
带小数位晋升规划
多帧脉冲输出和参考时钟
输出
每通道恒定吞吐量延迟
每个通道的高阻抗输出控制
每通道消息模式
每通道伪随机二进制序列
（PRBS）图案生成和误码检测
兼容摩托罗拉非控制接口
复用的CPU
连接内存块编程
能力
IEEE- 1149.1 （ JTAG ）测试端口
3.3 V的I / O具有5 V容限输入
RESET
ODE
V
DD
STi0-15
S / P转换器
数据存储器
P / S转换器
STo0-15
FPI
长江基建
输入时序
连接内存
输出成为HiZ控制
STOHZ0-15
PRI_REF
SEC_REF
DPLL
微处理器
接口
和
国内
输出时序
FPo0
CKo0
FPo1
CKo1
FPo2
CKo2
IC 0 - 4
CLKBYPS
注册
OSC
APLL
测试端口
V
DD_APLL
V
SS_APLL
DTA
D15 - 0
A11 - 0
TDO
XTALO
XTALI
图1 - ZL50010功能框图
卓联半导体公司美国专利号5602884 ，英国专利号0772912 ，
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联， ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2003-2006 ，卓联半导体公司保留所有权利。
TRST
TMS
SG1
TM1
TM2
读/写
TCK
DS
CS
TDI
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
