ZL50015
增强1K的数字开关,
地层4E DPLL
数据表
特点
•
1024通道x 1024路无阻塞数字
时分复用( TDM )交换为4.096 ,
8.192和16.384 Mbps或使用的组合
在2.048 ,运行端口4.096 , 8.192和
16.384 Mbps的
16 TDM串行输入, 16 TDM串行输出
流
集成数字锁相环( DPLL )
超过Telcordia的GR- 1244 -CORE阶层4E
特定网络阳离子
输出时钟具有小于1纳秒的抖动(除
为1.544 MHz的输出)
DPLL提供了保持,自由振荡和抖动
有四个独立的衰减特性
参考源输入
特殊的输入时钟周期周期变化
公差( 20 ns的所有评分)
V
DD_Core
V
DD_IO
V
DD_COREA
V
DD_IOA
2006年1月
订购信息
ZL50015GAC
256引脚PBGA
ZL50015QCC
256引脚LQFP
ZL50015QCC1
256引脚LQFP *
ZL50015GAG2
256引脚PBGA **
*无铅雾锡
**无铅田/ SilverCopper
-40 ° C至+ 85°C
托盘
托盘
托盘
托盘
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•
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•
输出流可以配置为双
定向为连接到背板
每个流的输入和输出数据速率转换
选择在2.048 Mbps的4.096 Mbps的8.192 Mbps的
或16.384 Mbps的。输入和输出数据速率可
迪FF器
每流高阻抗输出控制
( STOHZ ) 8输出流
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•
•
•
V
SS
RESET
ODE
的STi [15 :0]的
FPI
长江基建
MODE_4M0
MODE_4M1
REF0
REF1
REF2
REF3
REF_FAIL0
REF_FAIL1
REF_FAIL2
REF_FAIL3
S / P转换器
数据存储器
P / S转换器
STIO [15 :0]的
输入时序
连接内存
输出成为HiZ
控制
STOHZ [7 :0]的
DPLL
输出时序
FPO [3 :0]的
CKO [5:0 ]
FPo_OFF [2 :0]的
Osc_En
OSC
内部寄存器&
微处理器接口
测试端口
OSCO
DS_RD
R / W_WR
图1 - ZL50015功能框图
卓联半导体公司美国专利号5602884 ,英国专利号0772912 ,
法国Brevete S.G.D.G. 0772912 ;德国DBP号69502724.7-08
1
卓联半导体公司
卓联, ZL和卓联半导体公司标识是卓联半导体公司的商标。
版权所有2004-2006 ,卓联半导体公司保留所有权利。
MOT_INTEL
DTA_RDY
D[15:0]
A[13:0]
OSCI
TRST
TDI
TMS
TCK
IRQ
TDO
CS