ZL50418
4.0
4.1
数据表
存储器接口
概观
该ZL50418提供了两个64位宽SRAM银行，银行SRAM A和SRAM B银行与64位总线连接
彼此不同的。每个DMA可以读取和来自银行A和银行B.编写下图提供的概述
该ZL50418 SRAM银行。
SRAM银行A
SRAM B银行
TXDMA
0-7
TXDMA
8-15
RxDMA
0-7
RxDMA
8-15
图6 - ZL50418 SRAM接口框图（ DMA中的10/1000端口）
4.2
内存的详细信息
因为总线的每个银行为64位宽，帧被分成8字节的颗粒，写入和读出
内存。前8个字节的颗粒被写入到A银行，第二个8字节的颗粒被写入到B银行，等
上以交替的方式。当从存储器读取的帧中，相同的程序之后，首先由A，则
选自B，依此类推。
从交替的存储体的读出和写入可以与存储器最少的废物进行
带宽。什么是最糟糕的情况？对于任何速度端口，在最坏的情况下，一个1字节长的EOF颗粒被写入
以银行A.这意味着银行的7字节段的带宽空闲，而且，在接下来的8个字节
的存储体B的带宽段是空闲的，因为第一个8个字节的下一个帧的将被写入存储体A ，而不是B.
这种情况下产生一个最大15字节每帧浪费，这始终是可以接受的，因为
帧间间隔是20个字节。
该CPU管理端口被视为像任何其他的端口，读取和写入内存的交替银行
首先是银行A的VLAN指数映射表， MAC地址表是重复的行A和B.
当CPU写入一个条目，该指数VLAN映射表必须写在银行A和银行相同的数据
B.搜索引擎的数据被写入到两岸并行。在这种方式中，搜索引擎读操作可以是
无论是通过银行在任何时候不会有问题执行。
21
卓联半导体公司
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
