Z8F640x/Z8F480x/Z8F320x/Z8F240x/Z8F160x
Z8 Encore!
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Table 32.
Table 33.
Table 34.
Table 35.
Table 36.
Table 37.
Table 38.
Table 39.
Table 40.
Table 41.
Table 42.
Table 43.
Table 44.
Table 45.
Table 46.
Table 47.
Table 48.
Table 49.
Table 50.
Table 51.
Table 52.
Table 53.
Table 54.
Table 55.
Table 56.
Table 57.
Table 58.
Table 59.
Table 60.
Table 65.
Table 66.
IRQ2 Enable and Priority Encoding . . . . . . . . . . . . . . . . . 53
IRQ1 Enable High Bit Register (IRQ1ENH) . . . . . . . . . . 53
IRQ2 Enable Low Bit Register (IRQ2ENL) . . . . . . . . . . . 54
IRQ2 Enable High Bit Register (IRQ2ENH) . . . . . . . . . . 54
Interrupt Edge Select Register (IRQES) . . . . . . . . . . . . . . 55
Interrupt Port Select Register (IRQPS) . . . . . . . . . . . . . . . 55
Interrupt Control Register (IRQCTL) . . . . . . . . . . . . . . . . 56
Timer 0-3 High Byte Register (TxH) . . . . . . . . . . . . . . . . 67
Timer 0-3 Low Byte Register (TxL) . . . . . . . . . . . . . . . . . 67
Timer 0-3 Reload High Byte Register (TxRH) . . . . . . . . . 68
Timer 0-3 Reload Low Byte Register (TxRL) . . . . . . . . . . 68
Timer 0-3 PWM High Byte Register (TxPWMH) . . . . . . 69
Timer 0-3 PWM Low Byte Register (TxPWML) . . . . . . . 69
Timer 0-3 Control Register (TxCTL) . . . . . . . . . . . . . . . . 70
Watch-Dog Timer Approximate Time-Out Delays . . . . . . 73
Watch-Dog Timer Control Register (WDTCTL) . . . . . . . 75
Watch-Dog Timer Reload Upper Byte Register (WDTU) 76
Watch-Dog Timer Reload High Byte Register (WDTH) . 76
Watch-Dog Timer Reload Low Byte Register (WDTL) . . 77
UARTx Transmit Data Register (UxTXD) . . . . . . . . . . . . 86
UARTx Receive Data Register (UxRXD) . . . . . . . . . . . . . 87
UARTx Status 0 Register (UxSTAT0) . . . . . . . . . . . . . . . 87
UARTx Control 0 Register (UxCTL0) . . . . . . . . . . . . . . . 89
UARTx Status 1 Register (UxSTAT1) . . . . . . . . . . . . . . . 89
UARTx Control 1 Register (UxCTL1) . . . . . . . . . . . . . . . 90
UARTx Baud Rate High Byte Register (UxBRH) . . . . . . 91
UARTx Baud Rate Low Byte Register (UxBRL) . . . . . . . 92
UART Baud Rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
SPI Clock Phase (PHASE) and Clock Polarity
SPI Baud Rate High Byte Register (SPIBRH) . . . . . . . . 110
SPI Baud Rate Low Byte Register (SPIBRL) . . . . . . . . . 110
PS017610-0404
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