eZ80F91 MCU
产品speci fi cation
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英特尔™总线模式复用的地址和数据总线
在与复用的地址和数据，英特尔™总线方式的读操作
采用4个状态， T1，T2， T3和T4 ，如表22所述。
表22.英特尔™总线模式读国复用的地址和数据总线
T1状态
读周期开始于国家T1 。该CPU驱动地址到数据总线和
相关联的片选信号被断言。该CPU驱动ALE信号高的
开始的T1 。期间T1的中间，则CPU驱动ALE低，方便闭锁
的地址。
期间T2的状态时，CPU删除从DATA总线的地址，并触发对RD
信号。根据该指令，无论是MREQ或者IORQ信号被断言。
在国家T3 ，没有公交车的信号改变。如果外部READY （ WAIT ）引脚驱动
低至少一个CPU系统时钟周期之前的状态的T3的开始处，额外的等待
州（T
等待
）断言，直到READY引脚驱动为高电平。
在CPU锁存读数据在状态T4的开始处。在CPU释放了RD
信号和完成了英特尔™总线模式的周期。
T2状态
T3状态
T4状态
在与复用的地址和数据，英特尔™总线模式写操作
采用4个状态， T1，T2， T3和T4 ，如表23所述。
表23.英特尔™总线模式写国，复用的地址和数据总线
T1状态
写周期开始于国家T1 。该CPU驱动地址到数据总线和
驱动ALE信号高在T1开始。期间T1的中间，则CPU驱动
ALE低，以促进该地址的锁合。
期间T2的状态时，CPU删除从DATA总线的地址，并驱动写入
数据到数据总线。 WR信号被断言，以指示写操作。
在国家T3 ，没有公交车的信号改变。如果外部READY （ WAIT ）引脚驱动
低至少一个CPU系统时钟周期之前的状态的T3的开始处，额外的等待
州（T
等待
）断言，直到READY引脚驱动为高电平。
在CPU拉高T4处的开头写入信号标识写入的端
操作。在CPU通过T4的端保存的数据和地址总线。公交车
周期为T4年底完成。
T2状态
T3状态
T4状态
PS019209-0504
初步
芯片选择和等待状态
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