Z16C30
产品speci fi cation
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ically装入四深度FIFO 。这允许DMA传输的数据进行无
在接收到消息的结束的CPU干预，如在FIFO中的值允许
CPU确定在内存中消息边界。类似地，发送字符
计数器或者在软件控制下或自动地在一开始时加载
发送消息。计数器递减每次写入发送FIFO 。当
计数器已递减到0 ，并且该字节被发送时，发送器将自动termi-
止数据在适当的方式（通常为CRC的消息，并结束标志或同步
字符），而无需CPU的干预。
波特率发生器
在南加州大学的每个通道包含两个波特率发生器。每个发生器由一个
16位的时间常数寄存器和一个16位递减计数器。在操作中，计数器递减
ments每个波特率发生器的时钟，用时间常数自动重新加载
当计数达到零。波特率发生器的输出切换时，
计数器达到二分之一的时间常数的一个计数，并再次当计数器
到达zero.A新的时间常数可以写在任何时间，但新的值不会
生效，直到计数器的下一个负荷。既波特率发生器的输出是
内部或外部发送到时钟多路复用器以供使用。波特率发生器的输出
认沽频率由以下相关的波特率发生器的输入时钟频率
公式：
输出频率=输入频率/ （时间常数+ 1 ）
这允许输入频率的1/65536的输出频率为1的范围内，包容
西伯。
数字锁相环
在南加州大学的每个通道包含一个数字锁相环（ DPLL）来恢复时钟
从与NRZI或双相编码的数据流的信息。 DPLL的是由一个驱动
时钟是名义上8,16或32倍的接收数据速率。该DPLL使用这个时钟，
沿数据流，来构造一个用于数据的时钟。该时钟可随后被路由到
接收器，发送器，或两者，或到管脚用于外部。在所有模式下， DPLL
计数输入时钟创造标称位时间。作为时钟进行计数，该数字锁相环
手表转换输入的数据流。每当检测到转换，则
DPLL使得计数调整（在下一计数循环） ，以产生输出
时钟跟踪输入位的细胞。该DPLL提供适当的分阶段发射
和接收时钟的时钟多路复用器。
计数器
每个通道包含2个5位计数器，它被编程来划分的输入时钟
4 ，8，16 ，或32，这两个计数器的输入被发送到时钟多路复用器。该
计数器被用作分频器的波特率发生器，或提供稳定的发射
从共同源时钟时DPLL正在提供的接收时钟。
DS007902-0708
初步
功能说明
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