U634H256
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阅读地址
阅读地址
阅读地址
阅读地址
阅读地址
阅读地址
0E38
31C7
03E0
3C1F
303F
0FC0
（十六进制）
（十六进制）
（十六进制）
（十六进制）
（十六进制）
（十六进制）
有效的读
有效的读
有效的读
有效的读
有效的读
发起STORE
存储操作将立即开始。
硬件-STORE- BUSY （ HSB）是一种高速，
低驱动能力的双向控制线。
为了让U634H256s的银行进行同步
chronized STORE功能，从num-的HSB引脚
芯片误码率可以被连接在一起。每个芯片
包含一个小的内部电流源来拉HSB
当它不被驱动的低高。以减小
在PC上生成此信号对噪声的灵敏度
板，它可任选地被拉到电源通过电源
外部电阻与一个值，使得combi-
电阻负载斯内德和所有芯片并联连接
不超过我
HSBOL
在V
OL
（见图1和2）。
仅当HSB是要连接到外部电路，一个
外部上拉电阻应使用。
在任何商店的操作，不管是怎么回事
开始时， U634H256将继续推动HSB
引脚为低电平，释放它，只有当这家店的COM
完整的。
后一条STORE操作的完成，该部分将
被禁止，直到HSB实际上变为高电平。
硬件保护
该U634H256提供硬件保护
在低电压条件不慎STORE操作
系统蒸发散。当V
帽
＆ LT ; V
开关
，所有的软件或HSB倡
泰德存储操作将被禁止。
防止自动STORES
该
PowerStore
功能可以在由飞被禁用
拿着HSB高配能采购的司机
为15 mA V
OH
的至少2.2 V ，因为它会得overpo-
疫情周报驱动HSB低的内部下拉器件
为50毫微秒处的发病
PowerStore 。
当U634H256被连接用于
PowerStore
ope-
比（见图1）和V
CCx中
十字V
开关
对
这样下来， U634H256将试图拉HSB
低;如果HSB实际上并没有得到低于V
IL
，该部分
停止试图拉HSB低和中止
PowerStore
尝试。
禁用自动STORES
如果
PowerStore
功能不是必需的，则V
帽
应直接连接到电源和V
CCx中
应接地。在这种模式下，存储操作
化可以通过软件控制或触发
HSB引脚。在任一情况下，V
帽
（引脚1 ）必须始终
有一个适当的旁路电容器连接到它（图
2).
一旦该序列中的第六个地址已
输入后， STORE周期将开始和芯片
将被禁用。读取周期，这是很重要的
不写周期的序列中使用，尽管它
没有必要使G是低的顺序是
有效的。之后的T
商店
周期已经满足，
SRAM将再次进行读取和写入启动
操作。
软件非易失性召回
EEPROM数据的召回循环到SRAM
启动与读取操作的顺序
方式类似于STORE启动。要启动
RECALL周期读操作的顺序如下
业必须被执行：
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阅读地址
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0E38
31C7
03E0
3C1F
303F
0C63
（十六进制）
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（十六进制）
（十六进制）
（十六进制）
（十六进制）
有效的读
有效的读
有效的读
有效的读
有效的读
启动召回
在内部，召回是一个两步的过程。首先，将
SRAM的数据被清除，并且第二非易失性
信息被传输到SRAM单元。该
在没有办法调用操作改变的数据
EEPROM单元。非易失性数据可被调用的
的次数不受限制。
HSB非易失商店
硬件控制STORE忙脚（ HSB ）是
连接到漏极开路电路，同时充当输入
和输出来执行两个不同的功能。当
由芯片内部的电路则表示驱动为低
一个STORE操作（通过任何手段启动）是在亲
格雷斯在芯片内。当由外部税务局局长驱动为低电平
cuitry比吨长
瓦特（H ）S
，该芯片将有条件地
发起吨后STORE操作
DIS （H ）S
.
读写操作正在进行的
当HSB驱动为低电平时（无论是内部或外部
电路）将被允许在存储之前完成
进行操作时，以下面的方式。
经过HSB变为低电平时，器件将继续正常
对于T SRAM操作
DIS （H ）S
。在t
DIS （H ）S
，过渡
在任何地址或控制信号将终止SRAM
操作并导致实体店展开。
需要注意的是，如果一个SRAM写的是HSB尝试后，
已被强制为低，不会产生与写入
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2004年4月21日
ZMD [ Zentrum Mikroelektronik Dresden AG ]
