台积电投资250亿美元建厂 明年4月试产5nm EUV工艺

在7nm及以下节点上，台积电的进展是最快的，今年量产7nm不说，最快明年4月份就要试产5nm EUV工艺了，不过这个节点的投资花费也是惊人的，台积电投资250亿美元建厂，5nm芯片设计费用也要比7nm工艺提升50%。

随着联电及GF相继宣布停止14nm及7nm以下工艺的研发、投资，全球能够研发、投资7nm及以下工艺的半导体公司就剩下台积电、三星及英特尔了，其中英特尔的进度最慢，10nm工艺明年才能量产，台积电今年则量产了7nm工艺的苹果A12及华为麒麟980处理器。在7nm及以下节点上，台积电的进展是最快的，今年量产7nm不说，最快明年4月份就要试产5nm EUV工艺了，不过这个节点的投资花费也是惊人的，台积电投资250亿美元建厂，5nm芯片设计费用也要比7nm工艺提升50%。

在7nm之后，台积电将冲刺5nm工艺，为此台积电将投资250亿美元在台湾南科建设新的5nm晶圆厂Fab 18。根据台积电之前公布的进度，5nm工艺量产时间，目标是2020年量产，进度顺利的话则是2019年底。

日前台积电更新了5nm工艺的进展，提出明年4月份即可风险试产5nm EUV工艺，这一节点的意义不仅仅是5nm工艺，还是台积电第二代EUV工艺。在第二代7nm节点上台积电首次使用EUV工艺(N7+)，不过这时候还只能处理4层光罩，5nm EUV工艺则会提升到14层。

台积电指出，基于ARM的Cortex-A72核心，5nmEUV工艺能够带来14.7%-17.1%的速度提升，1.8到1.86倍密度提升，而N7+工艺则会带来6-12%的能效提升、20%的密度提升，不过台积电没有提到N7+的性能提升。

台积电已经与Cadence等四家EDA合作伙伴达成了合作，提供后端设计的在线服务。目前5nm工艺的设计工作现在就可以开始，但是到11月份绝大多数EDA工艺才能达到0.9版的水平。此外，许多IP模块也开始支持5nm工艺了，但是PCIe 4.0、USB 3.1之类的IP模块要到明年6月份才能支持。

台积电5nm工艺明年4月份试产是个好消息，但从另一方面来看更先进的工艺带来的成本也在水涨船高，台积电在5nm节点投资高达250亿美元不说，5nm芯片的设计及IP授权费用也达到了2到2.5亿美元，比7nm节点1.5亿美元的费用大涨50%以上——这些数据是EETasisa报道的，实际上在不同的统计口径中，设计先进工艺的芯片费用不等，之前就有消息称7nm节点的芯片研发测试费用就高达3亿美元了。