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基于FPGA的高频时钟的分频和分配设计
类别：电子综合  
 
        

    

     摘要：介绍了为PET（正电子发射断层扫描仪）的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配，并用LVDS传输标准对生成的多路时钟信号进行传输，从而最大程度地减少了输出各路时钟之间的延时偏差，同时利用低压差分信号的传输特性增强了信号的抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。

     关键词：FPGA；高频时钟；VHDL

    

     １ 引言

     随着应用系统向高速度、低功耗和低电压方向的发展，对电路设计的要求越来越高传统集成电路设计技术已无法满足性能日益提高的整机系统的要求。同时，由于ＩＣ设计与工艺技术水平的提高，集成电路规模越来越大，复杂程度越来越高。目前已经可以将整个系统集成在一个芯片上，即片上系统（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ缩写为ＳＯＣ），这种芯片以具有系统级性能的复杂可编程逻辑器件（ＣＰＬＤ）和现场可编程门阵列（ＦＰＧＡ）为主要代表。与主要实现组合逻辑功能的ＣＰＬＤ相比，ＦＰＧＡ主要用于实现时序逻辑功能。对于ＡＳＩＣ设计来说，采用ＦＰＧＡ在实现小型化、集成化和高可靠性系统的同时，还可以减少风险、降低成本、缩短开发周期。２ 系统硬件组成

     本文介绍的时钟板主要由于为ＰＥＴ（正电子发射断层扫描仪）的前端电子学模块提供３２路系统时钟（６２．５ＭＨｚ）和３２路同步时钟（４ＭＨｚ）。时钟信号之间的偏差要求在２ｎｓ之内。为了消除各路时钟信号之间的偏差，文中介绍利用ＦＰＧＡ来实现主时钟的分频、零延时输出和分配，同时利用ＬＶＤＳ技术实现多路时钟的传输的实现方法。图１所示是其硬件设计示意图。

     由图１可知，该时钟电路的具体工作原理是：首先由精密晶体振荡器产生６２．５ＭＨｚ的时钟信号，然后经时钟驱动芯片ＣＹ２３０５输入ＦＰＧＡ芯片的时钟引脚ＧＣＬＫ以作为时钟源。该时钟在ＦＰＧＡ芯片内部经ＤＬＬ（延迟锁定环）模块分别生成６２．５ＭＨｚ的系统时钟和４ＭＨｚ的同步时钟ＬＶＴＴＬ电平信号，然后由内部的ＩＯＢ（输入输出功能模块）分配到６４个输出引脚（３２路６２．５ＭＨｚ系统时钟和３２路４ＭＨｚ同步时钟），这６４路ＬＶＴＴＬ电平信号两两进入３２块ＬＶＤＳ（两路）驱动转换芯片后，即可转换为ＬＶＤＳ信号并通过差分双绞线传输给前端电子学模块的３２块数字电路板。

     ２．１ ＦＰＧＡ的结构

     单元型ＦＰＧＡ主要由三部分组成：可配置逻辑模块ＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ），输入、输出模块Ｉ／ＯＢ和可编程连线ＰＩ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｉｎｔｅｒｃｏｎｎｅｃｔ）。对于不同规格的芯片，可分别包含８×８、２０×２０、４４×４４甚至９２×９２个ＣＬＢ阵列，同时配有６４、１６０、３５２、甚至４４８个Ｉ／ＯＢ以及为实现可编程连线所必需的其它部件。图２所示是本设计中使用的ＸＣ２Ｓ３０芯片的内部结构。

    

     ２．２ Ｘｉｎｌｉｎｘ公司的ＳｐａｒｔａｎＩＩ系列ＦＰＧＡ

     Ｘｉｎｌｉｎｘ公司目前生产的ＦＰＧＡ有两类代表性产品一类是ＸＣ４０００３／Ｓｐａｒｔａｎ系列另一类是Ｖｉｒ-ｔｅｘ／ＳｐａｒｔａｎＩＩ系列。这两类产品除具有ＦＰＧＡ的三种基本资源（可编程Ｉ／Ｏ、可编程逻辑功能模块ＣＬＢ和可编程布线等）外还具有片内ＲＡＭ资源。但两种产品也有所不同。其中ＸＣ４０００Ｅ可以用于实现片内分布ＲＡＭ，同时专门为实现可编程片上系统开发的Ｖｉｒｔｅｘ系列，其片内分布ＲＡＭ和块ＲＡＭ都可以实现，并可实现片上系统所要求的其他性能，如时钟分配和多种电平接口等特性。ＳｐａｒｔａｎＩＩ系列与Ｖｉｒｔｅｘ系列产品相比，除了块ＲＡＭ数量少于Ｖｉｒｔｅｘ系列产品外，其余有关性能（如典型门范围、线宽、金属层、芯内电压、芯片输入输出引脚电压、系统频率和所含ＤＬＬ个数等）都基本相同，它的一个突出优点（也是本设计选用该系列芯片的主要原因）是：该系列产品是专门为取代掩膜门阵列的低价位ＦＰＧＡ，在达到门阵列数量时，其价格可与门阵列相比。因此，本文介绍的时钟电路的设计选用ＳｐａｒｔａｎＩＩ系列ＦＰ-ＧＡ中的ＸＣ２Ｓ３０－５ＰＱ２０８芯片来实现。３ 用ＦＰＧＡ实现时钟分频和分配

     如图２所示ＳｐａｒｔａｎＩＩ系列芯片内部含有四个全数字延时锁定环（ＤＬＬ），每一个ＤＬＬ可驱动两个全局时钟分布网络。通过控制ＤＬＬ输出时钟的一个采样可以补偿由于布线网络带来的时钟延时，从而有效消除从外部输入端口到器件内部各个时钟负载的延时。ＤＬＬ除提供对用户输入时钟的零延时之外，还具有时钟倍频和分频功能。它可以对时钟源进行两倍频和１．５、２、３、４、５、８或１６分频。本设计就是利用ＤＬＬ的零延时和分频功能来实现对６２．５ＭＨｚ时钟的输出和１６分频后４ＭＨｚ（约）时钟的输出。

    

     ３．１ 数字延时锁定环（ＤＬＬ）的结构原理

     图３是一个ＤＬＬ的内部原理框图，它由各类时钟延时线和控制逻辑组成。延时线主要用于对时钟输入端ＣＬＫＩＮ产生一个延时。通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端ＣＬＫＦＢ。控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线。这里所说的延时线由压控延时或衰减延时组件构成，ＳｐａｒｔａｎＩＩ系列芯片选用了后者。ＤＬＬ可在输入时钟和反馈时钟之间不停地插入延时，直到两个时钟的上升沿同步为止。当两时钟同步时，ＤＬＬ锁定。在ＤＬＬ锁定后，只要输入时钟没有变化，两时钟就不会出现可识别偏差。因此，ＤＬＬ输出时钟就补偿了时钟分布网络带来的输入时钟延时，从而消除了源时钟和负载之间的延时。

    

     ３．２ ＤＬＬ功能的实现

     ＳｐａｒｔａｎＩＩ系列芯片内含专门实现ＤＬＬ功能的宏单元模块ＢＵＦＧＤＬＬ，其结构简图如图４所示。该模块由ＩＢＵＦＧ、ＣＬＫＤＬＬ和ＢＵＦＧ三个库元件组成其原理框图如图５所示。图５中，ＣＬＫＤＬＬ库元件用于实现ＤＬＬ的主要功能包括完成时钟的零延时输出、时钟的倍频以及分频和镜像操作。而ＩＢＵＦＧ和ＢＵＦＧ则分别实现外部时钟的输入以及将输出时钟分配到芯片引脚。本设计的时钟分频就是将６２．５ＭＨｚ的时钟由ＩＢＵＦＧ输入经ＣＬＫＤＬＬ分频后再由ＣＬＫＤＶ端传给ＢＵＦＧ然后经片内ＩＯＢＵＦ分配到芯片的普通Ｉ／Ｏ输出引脚。

    

     ４ 软件实现

     在设计的总体构思和器件选择完成后，必须进行的工作是建立设计输入文件，该文件主要用于描述所设计电路的逻辑功能。这里使用的是ＸＩＬＩＮＸ公司提供的开发工具ＦＯＵＮＤＡＴＩＯＮ ４．１。本设计采用硬件描述语言ＶＨＤＬ来设计，其部分程序如下：

     ｅｎｔｉｔｙ ｌｖｄｓ ｉｓ

     ｐｏｒｔ (

     ｐｃｌｋ: ｉｎ ＳＴＤ ＬＯＧＩＣ;

     ｐｃｌｋ_６２: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０);

     ｐｃｌｋ_４: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(３１ ｄｏｗｎｔｏ ０));

     ｅｎｄ ｌｖｄｓ;

     ａｒｃｈｉｔｅｃｔｕｒｅ ｌｖｄｓ_ａｒｃｈ ｏｆ ｌｖｄｓ ｉｓ

     ｃｏｍｐｏｎｅｎｔ ｃｌｋｄｌｌ

     ｐｏｒｔ( ｃｌｋｉｎ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋｆｂ : ｉｎ ｓｔｄ_ｌｏｇｉｃ;

     ｒｓｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋ０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋ９０ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋ１８０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋ２７０: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋ２ｘ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｃｌｋｄｖ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

     ｌｏｃｋｅｄ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

     ｅｎｄ ｃｏｍｐｏｎｅｎｔ;

     ｂｅｇｉｎ

     ｒｅｓｅｔ ｎ＜＝‘０＇ ；

     ｕｉｂｕｆ : ｉｂｕｆｇ ｐｏｒｔ ｍａｐ (

     ｉ ＝＞ ｐｃｌｋ,

     ｏ ＝＞ ｃｌｋ);

     ｕｄｌｌ: ｃｌｋｄｌｌ ｐｏｒｔ ｍａｐ( ｃｌｋｉｎ ＝＞ ｃｌｋ,

     ｒｓｔ ＝＞ ｒｅｓｅｔ_ｎ,

     ｃｌｋｆｂ ＝＞ ｃｌｋｆｂ,

     ｃｌｋ０ ＝＞ ｃｌｋ０,

     ｃｌｋ９０ ＝＞ ｏｐｅｎ,

     ｃｌｋ１８０ ＝＞ ｏｐｅｎ,

     ｃｌｋ２７０ ＝＞ ｏｐｅｎ,

     ｃｌｋ２ｘ ＝＞ ｃｌｋ２ｘ,

     ｃｌｋｄｖ ＝＞ ｃｌｋｄｖ,

     ｌｏｃｋｅｄ ＝＞ ｌｏｃｋｅｄ

     );

     ｂｕｆｇ_ｃｌｋ０: ｂｕｆｇ ｐｏｒｔ ｍａｐ ( ｉ ＝＞ ｃｌｋ０,

     ｏ＝＞ｃｌｋ_ｉｎｔ２;

     );

     ｃｌｋｆｂ＜＝ｃｌｋ_ｉｎｔ２;

     ｐｒｏｃｅｓｓ(ｃｌｋ２ｘ);

     ｂｅｇｉｎ

     ｉｆ ｃｌｋ２ｘ′ｅｖｅｎｔ ａｎｄ ｃｌｋ２ｘ＝′１′ ｔｈｅｎ

     ｃｌｋ_ｉｎｔ ＜＝ｃｌｋ ｉｎｔ２；

     ｃｌｋ_ｉｎｔ３＜＝ ｃｌｋｄｖ；

     ｐｃｌｋ_６２（０）＜＝ｃｌｋ_ｉｎｔ；

     ｐｃｌｋ_６２（１）＜＝ｃｌｋ_ｉｎｔ；

     …

     …

     ｐｃｌｋ_６２（３１）＜＝ｃｌｋ_ｉｎｔ；

     ｐｃｌｋ_４（０）＜＝ｃｌｋ_ｉｎｔ３；

     ｐｃｌｋ_４（１）＜＝ｃｌｋ_ｉｎｔ３；

     …

     …

     ｐｃｌｋ_４（３１）＜＝ｃｌｋ_ｉｎｔ３；

     ｅｎｄ ｉｆ；

     ｅｎｄ ｐｒｏｃｅｓｓ；

     ｅｎｄ ｌｖｄｓ_ａｒｃｈ；

    

    

 
 
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