东芝公司日前表示，该公司成功将Bulk CMOS设计工艺推进到22纳米节点。根据2003版国际半导体技术路线图(International Technology Roadmap for Semiconductors, ITRS)上的时间表，该技术将在2016年前后开始进入商用阶段。 东芝日前已经研发了10纳米门长度的bulk CMOS晶体管，符合ITRS中所规定的hp22技术节点。该公司SoC研发中心高级CMOS技术部门的Nobuaki Yasutake表示，“晶体管模拟的性能几乎满足hp22节点的所有要求，是嵌入式存储器批量生产的理想选择。” 在过去二十年，Bulk CMOS工艺广泛应用于将模拟、射频和存储器等电路集成到系统级芯片(SoC)。但是随着线宽的逐渐减少，该工艺还能否胜任受到业界质疑。 虽然已经有报道开发出低于10纳米门长度的晶体管，但是那些晶体管的性能，如导通电流(drive current)和截止电流(off-current)的比率还没有达到ITRS 2003要求的水平。 据悉，此次发表的晶体管技术特点在于与ITRS制定的22nm工艺LOP晶体管相比，将工作电压增大到了+0.9V，设计了更厚的栅绝缘膜。东芝此次推出的晶体管中，栅电极材料采用了多晶硅。 另外，东芝公司通过加大栅绝缘膜厚，以及变更栅绝缘膜(SiON)的制作工艺，进一步降低了泄漏电流，提高了绝缘膜的介电常数，缩小了实际的栅绝缘膜厚度。