在美国加利福尼亚州汉诺威市举行的“第42届设计自动化大会”（DAC 2005)会场附近，在早餐和午餐时间各EDA提供商举办了多种活动。其中一项就是美国Synopsys公司在6月14日午饭时间举办的“Designing with, Synopsys Next-generation Physical Implementation System”。会上，意法半导体、美国飞思卡尔半导体、杰尔系统（Agere Systems）、高通以及Silicon Graphics发表了对该公司具备物理合成功能的自动布局设计工具“IC Compiler”的评测结果。

　　Synopsys公司于2005年3月正式发表了该工具。一般的EDA工具，通常在产品发表时，已经由被称为“Early Adaptor”的用户试用，并进行了评测。此次上述5家组成的“Early Adaptor”发表了评测结果。由于“会场附赠午餐”、“Synopsys的物理合成工具Physical Compiler与自动布局设计工具Astro的用户众多”、“会场面积略小”等多方面的原因，整个会场坐满了人。甚至有人想挤都挤不上去。

　　上述企业此前也都是Physical Compiler和Astro的用户。从这个意义上说，此次基本都是“Synopsys迷”发表的评测结果，可信度很高。由于Synopsys声称：“IC Compiler是基于Physical Compiler和Astro两项技术，经过大幅改进而开发出的”，业界有人认为“IC Compiler既然有两项工具组合而成，应该没有多大实质上改进”。不过，从此次的发表来看，IC Compiler确有不少“改进之处”。

　　Synopsys刚刚介绍完IC Compiler，首位用户代表—意法半导体（STMicroelectronics）便登台发表了多项评测结果。比如，在数字电视编码器电路的示例中，采用“物理编译器（Physical Compiler）配合使用Astro（以下简称老工具）”时，“泄漏电流较大的标准单元”的比例为3.48%。通过使用IC Compiler，就可以消除这部分。这样一来，泄漏电流就可减小10%。另外，应用于音频处理DSP块时，Worst Negative Slack（违反时序限制最大的路径延迟）方面，利用老工具时为180ps，利用IC Compiler时则变成了0ps。在这个示例中，工具的处理时间约缩短到了1/3。意法半导体表示，下一步准备利用含有成品率信息的标准单元进行优化。

　　随后，飞思卡尔发表了在ARM9内核（266MHz版、145K个单元）和ARM11内核（400MHz、361K个单元）的硬宏处理中的应用结果。Total Negative Slack（违反时序的总计值）减小到到老工具的1/8，工具处理速度约增至2倍。另外，ARM9内核在布线后的动作频率提高了18%。

　　第3个上台的Agere公司表示在耗电量优化功能方面，该工具特别出色。与老工具相比，耗电量减小了10～12%。另外，工具的处理时间改善了40%，WNS改善了12～15%。

　　第4个登台的高通对将采用90nm设计工艺、实例数为90K个、工作频率为100MHz的电路做了发表。与老工具相比，“泄漏电流较大的标准单元”比例减少了75%。芯片面积减小了5%，延迟时间改善了3%。另外，工具的处理时间提高到了2.5倍。　　第5个出场的SGI公司对计划采用90nm设计工艺、实例数为130K个、工作频率为667MHz的电路做了报告。通过使用IC Compiler，电路工作频率改善的11%，TNS降为1/8，工具的处理时间增至2倍。SGI公司表示准备在下一代SERDES设计中采用IC Compiler。每家企业均公布了相当具体的日期，并宣布准备在产品设计中采用IC Compiler。