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Stratix器件在DVB-T调制器中的应用
类别：电子综合  
 
        

    

     摘要：Stratix器件是Altera公司推出的面向高速系统的新一代可编程逻辑器件。该器件内部集成有大容量存储器、可配置锁相环和高性能的DSP模块，同时采用了全新的布线结构，能支持多种ＩＯ接口标准。文中介绍了stratix系列器件中EPLS25的新特性，给出了EPLS25在DVB-T调制器中的应用方法。关键词：stratix；EPLS25；DVB-T调制器；码流分路１ Ｓｔｒａｔｉｘ系列器件的结构特点数字系统越来越趋向于大规模、高速度、多接口化。但多片系统的复杂化给电路带有了难调试和不稳定等问题，这也是单片系统ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）概念开始被大家接受的主要原因之一。然而单片系统要求一个片内包含多种资源，而市场又要求快速推出新产品，由于ＡＳＩＣ设计风险大，周期长，所以越来越多的公司选择ＳＯＰＣｓｙｓｔｅｍ ｏｎ ｐｒｏｇｒａｍａｂｌｅ ｃｈｉｐ作为先期平台验证。在这种情况下，众多可编程器件厂商纷纷推出新的产品来适应此需要，Ａｌｔｅｒａ公司推出的ｓｔｒａｔｉｘ系列器件就是其中集成度较高的一种。Ｓｔｒａｔｉｘ系列为通用型ＦＰＧＡ它面向高速连接、大容量存储、数字信号处理等应用领域。以Ｓｔｒａｔｉｘ系列的ＳＥＰＬＳ２５为例，它内部集成了２５６６０个逻辑单元（ＬＥ）、１８９９ｋＢ ＲＡＭ和专用的ＤＳＰ处理模块（如９×９乘法器）。其ＩＯ管脚支持各种标准电压，内部时钟网络多达２４个，此外还有６个锁相环。内部的ＭｕｌｔｉＴｒａｃｋ布线结构给复杂设计带来极大的方便。与以往的ＡＰＥＸ系列器件相比， Ｓｔｒａｔｉｘ 的一大特点是被称为Ｔｒｉ－Ｍａｔｒｉｘ ｍｅｍｏｒｙ的ｍｅｍ结构。一个Ｓｔａｔｉｘ器件内部有三种尺寸的ＲＡＭ 分别是Ｍ５１２、Ｍ４ｋ和ＭｅｇａＲＡＭ。每个Ｍ５１２块含５１２个比特位，另外有６４个校验比特。从总线宽度上看，可配置成５１２ × １２５６×２ １２８×４６４×８ ６４×９３２×１６３２×１８。从类型上讲，可配置ＦＩＦＯ、单端和双端ＲＡＭ。ＥＰ１Ｓ２５含２２４个Ｍ５１２，均匀分布在片内，可用于需要大量小规模存储器的场合，如运行参数存储、ＤＳＰ滤波系数存储、中间结果保存等。ＥＰ１Ｓ２５含１３８个Ｍ４ｋ，每块大小为４６０８个比特（含５１２检验位）。此外，ＥＰ１Ｓ２５还有两个大容量ＭｅｇａＲＡＭ ，每块含５７６ｋ个比特（６４ｋ校验位），适用于需要大容量ＲＡＭ的数据转发，视频缓存等应用场合，同时也适合作嵌入式处理器的ＲＡＭ用。Ｓｔｒａｔｉｘ内部集成的这些ＲＡＭ在很大程度上可以替换外部分立ＲＡＭ从而简化了ＰＣＢ版图设计，同时由于内部ＲＡＭ的运行速率很高，因而也增大了系统的带宽。Ｓｔｒａｔｉｘ 的另一大特点是内含丰富的时钟源，能提供多样的时钟解决方案。ＥＰＬＳ２５有１６个全局时钟管脚和８个局部时钟管脚，分别对应于内建的１６个全局时钟网络和８个局部时钟网络。局部时钟网络将整个片子划成４个区域，每个区域对应两个局部时钟，可为该区域内的时钟逻辑提供最小的时延。ＥＰＬＳ２５内部还集成了２个增强型锁相环和４个快速型锁相环，其中增强型锁相环是ｓｔｒａｔｉｘ特有的。图１是增强型锁相环的结构图。图中的压控振荡器是宽谱的，中心频率可在配置ｓｔｒａｔｉｘ时进行配置。低通滤波器的频带范围可以设定，并可根据需要选择成低通（滤除抖动）或宽带（受调制）。在对时钟的可靠性有较高要求时，可以用时钟切换电路来提供备份时钟，如将时钟１编程为主时钟，时钟２设为备用时钟。时钟切换电路一直监视时钟１，当时钟１消失时，自动切换到时钟２。在这一过程中，锁相环输出频率保持不变，从而可实现时钟的平滑切换。时钟切换也可以由用户电路控制，这一点同时也适用于双时钟（不同频）并存时的切换。图中的除法电路专用计数器在三个联合使用时可提供丰富的控制比。若输入时钟频率为ｆｉｎ则压控振荡器输出频率将为ｆｉｎ·ｍ／ｎ，最终的输出频率为ｆｉｎ·ｍ／ｎ·ｇ。在ｑｕａｔｕｓ２软件中，当设定了输入频率、乘除因子后，软件会自动设置优化的ｍ、ｎ、ｇ值。同时锁相环的输出时钟相位、延迟和占空比也可以设定。锁相环的输出可用于驱动内部的时钟网络，也可通过专用管脚输出。Ｓｔｒａｔｉｘ的ＩＯ也有一定创新。ＥＰＬＳ２５支持的ＩＯ电压类型很广，基本覆盖了现有的各种标准类型从单端的ＬＶＴＴＬ、ＬＶＣＭＯＳ、１．５Ｖ、１．８Ｖ、２．５Ｖ、３．３Ｖ ＰＣＩ到差分的ＬＶＤＳ、ＬＶＰＥＣＬ、ＨＹＰＥＲ ＴＲＡＮＳＰＯＲＴ和参考电压型的ＳＳＴＬ２、ＳＳＴＬ３及ＡＧＰ１／２。Ｓｔｒａｔｉｘ的ＩＯ分成ＩＯ块。不同的ＩＯ块支持不同的电压类型。Ｓｔｒａｔｉｘ的ＩＯ单元支持ＤＤＲ ＳＤＲＡＭ和ＦＣＲＡＭ同时支持８、１６、３２位宽的ＤＤＲ总线，其最高支持速率可高达１６７Ｍｂｐｓ。 Ｓｔｒａｔｉｘ 在Ｑｕａｒｔｕｓ２ 支持下，可支持完全基于模块的设计，它可以单独对一个模块进行先进性优化和时限设定。在将这个模块和其它模块进行更高层次结合时，可保持先前的优化结果，这意味着在设计完成后，对其它模块的修改不影响本模块的资源使用和性能。Ｓｔａｔｉｘ的ＭｕｌｔｉＴｒａｃｋ 和 ＤｉｒｅｃｔＤｒｉｖｅ 是这种功能的基础。ＭｕｌｔｉＴｒａｃｋ 指ｓｔｒｔｉｘ内部包含几种固定长度的连线。其中行连线中包括相邻ＬＡＢ和块的直接互连、Ｒ４、Ｒ８、Ｒ２４等，而列连线中则包括ＬＡＢ内部各个ＬＵＴ间的连接链、寄存器间的连接链以及Ｃ４、Ｃ８、Ｃ２４。其中，Ｒｎ／Ｃｎ中的ｎ表示其能连接的行列资源数，比如Ｒ８表示可以连接左右８个ＬＡＢ或块。在Ｑｕａｒｔｕｓ２进行布线时，该设计还可自动将关键路径放到短的连线路径上。因此，其丰富的连线资源提高了设计布通的概率，同时也使得优化更容易进行。Ｓｔｒａｔｉｘ能够提供多种多样配置方式，可支持本地配置和远程更新，它可以任意使用外部微处理器、配置片、下载电缆等方式。由于Ｓｔｒａｔｉｘ的资源多且广，配置数据量很大，为了提高速率，它还支持快速被动并行（ＦＰＰ）方式，并可由ＥＰＣ器件对它进行最高８位宽度的并行配置。在笔者的设计中，采用的是单片ＥＰＣ１６并通过ＦＰＰ方式对Ｓｔｒａｔｉｘ进行配置。同时测试时，则使用ＰＳ方式对Ｓｔｒａｔｉｘ进行配置，并用ＪＴＡＧ方式将配置文件写入ＥＰＣ１６，这样既保证了成品配置的速度，同时也为测试提供了方便。其具体连接如图２所示。选择ＢＹＴＥＢＬＡＳＴＥＲ电缆配置Ｓｔｒａｔｉｘ时，可将ＭＳＥＬ１接到高电平上，同时断开跳线。若想使用ＥＰＣ１６并行配置，则应将ＭＳＥＬ１接到低电平。２ Ｓｔｒａｔｉｘ在ＤＶＢ－Ｔ调制器中的应用本文介绍的ＤＶＢ－Ｔ系统基于ＭＰＥＧ－２标准，采用ＯＦＤＭ调制。该设计集成了ＭＰＥＧ２码流分裂功能和编码调制功能。由于选用ＥＰＬＳ２５作为主控芯片，整个设计布局简单，电路板面积缩小了一半。图３所示是采用ＥＰＬＳ２５设计的ＤＶＢ－Ｔ调制器系统框图。图３中， ＳＰＩ口的ＬＶＤＳ接口直接和Ｓｔｒａｔｉｘ相连，从而省去了ＤＳ９０Ｃ３２之类的ＬＶＤＳ接口转换芯片。而原来的５块片外分立ＲＡＭ则均由内部的ＭＥＭ来实现。该设计中，可由用户控制码流分裂方式及调制模式等方式。ＡＴ８９Ｃ５５单片机主要完成液晶显示和控制读取参数设置。ＴＭＳ５４０２完成ＭＰＥＧ－２ ＴＳ 流的信息提取以及ＰＳＩ重生功能。在ＤＶＢ－Ｔ的混合模式下，高低优先级码流分层传输。码流分路就是将一路输入ＴＳ流按用户指定的方式分别打到两路去。ＭＰＥＧ－２ ＴＳ流以包为单位，一个包包含１８８字节。每个包的包头都有一个识别字段ＰＩＤ，表明这个包属于哪一路节目。在码流分裂中，一般可将一个或多个节目的包指定到某一路，因此，可以根据一个包的ＰＩＤ来确定该包应该打到哪一路。虽然这一点可以有多种实现方式，但一般做法是将２路包含的所有ＰＩＤ分别存储到２个ＲＡＭ中，每当一个包来到时，就拿该包的ＰＩＤ与这两个ＲＡＭ中所有存储的ＰＩＤ进行比较。这种实现方式的一大缺点是由于一路码流包含的ＰＩＤ可能有十几个，因此判断一个ＰＩＤ是否属于该路需要十几个周期，另外控制上也不方便。还有一种做法是将一路的ＰＩＤ用寄存器锁存，当一个ＰＩＤ来到后，将它与锁存的所有ＰＩＤ同时比较。这种方法只需要一个周期就可比较完，但是由于一个比特位要和其它所有的ＰＩＤ对应位作逻辑异或运算，因此当ＰＩＤ较多时，会使延迟加大，从而降低系统的工作频率。当然，由于Ｓｔｒａｔｉｘ优异的布线性能，笔者经过仿真，发现当同时有３０个ＰＩＤ比较时，工作频率还是高于系统所需的１０ＭＨｚ时钟。而在实际系统中，还可采用另外一种方法来实现。由于Ｓｔｒａｔｉｘ的内部ＭＥＭ非常多，而且分布广，所以，可采用空间换时间的策略。针对ＰＩＤ是１３位宽，码流只分成两路这种情况，笔者做了一个１３位地址、２位数据宽度的ＰＩＤ＿ＲＡＭ。应用时，ＰＩＤ指示地址，Ｄ０表示第一路，Ｄ１表示第二路。数据位为零表示该ＰＩＤ不在对应路。具体设置如表１所列。表1 PID操作方法当系统初始化时，ＰＩＤ＿ＲＡＭ所有位清零，然后以ＰＩＤ为地址，将分路信息写入。而在取分路信息时，先从数据包中提出ＰＩＤ，然后用它做地址，再找出分路信息，并形成对应路的写信号，从而实现分路功能。图４所示是该模块的码流分路电路。３ 结束语利用Ｓｔｒａｔｉｘ丰富的ＩＯ功能、多级时钟网络和大量的ＲＡＭ可简化外部电路设计，而且，Ｓｔｒａｔｉｘ内部电路设计比以前在ｆｌｅｘ下的电路设计容易许多。同样的电路设计，Ｓｔｒａｔｉｘ内的时钟频率明显较高，而且，以前需要费心设计的复杂电路，在Ｓｔｒａｔｉｘ内只用简单的电路就好了。此外，虽然Ｓｔｒａｔｉｘ现在价格还比较高，但再过一段时间，随着价格的降低，就会有更多设计者选择这种系列的ＦＰＧＡ芯片了。

    

    

    

 
 
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