从这一点上说，ADC可能引起特别困难的挑战，提供了各种各样在系统级必须考虑的不同的输入采样架构。

本文将探讨若干常见的输入采样架构类型并讨论每一个模型对系统的其它部分的牵涉作用。

在目前许多的CMOS ADC中，一种常见的解决方案就是采用开关电容滤波器来实现输入采样。在其最基本的形式中，这种输入结构由比较小的电容和模拟开关组成。

图1：目前一种常见的CMOS ADC解决方案采用开关电容滤波器结构

当开关被配置在位置1时，采样电容被充电到采样节点的电压，在这种情形下为Vs。开关然后被掷到位置2，在此，采样电容上累计的电荷被转移到采样电路的其它部分。然后，该过程周而复始地进行。

系统级的问题

未经缓冲的开关电容输入可能引起严重的系统级问题。例如，把采样电容充电到合适的电压所需要的电流必须由连接到ADC输入的外部电路提供。当该电容被切换到采样节点时，就需要大电流以开始给电容充电。这个瞬间电流的幅度是采样电容的大小、采样电容被切换的频率及采样节点上呈现的电压的函数。

图2：在ADC中的电阻提供传感器隔离并改进ESD保护

这个开关电流由方程式：

Iin = CVf

描述，其中，C是采样电容的容值，V是采样节点上的电压，f是采样开关打开和关闭的频率。该开关电流在采样节点上产生大电流峰值。

当设计ADC前端的模拟电路时，必须考虑这个开关电流的含意。因为该电流通过任何电阻时会出现电压降，所以，在ADC的采样节点上会引起电压误差。如果大阻抗传感器或滤波器被连接到转换器的输入，该误差可能变得足够大。假设在ADC的前面放置一个电阻以提供传感器隔离及改进的ESD保护。

图3：采样电容被充电或放电，以便电容上的电压等于采样节点上的电压

在该例子中，采样电容的数值为10pF，开关频率为1MHz。利用上述方程式，计算出瞬态电流大约为25mA。因为该瞬态电流通过一个10K的电阻，所以，在采样节点上将出现250mV的误差电压。这就是最坏情况的近似，因为采样节点可能在下一个采样周期以前稳定。

这个稳定时间取决于由10K电阻与采样电容形成的RC时间常数，以及在ADC输入上的寄生电容。寄生电容可能归因于ADC的引脚、电路板的布线长度和内部MOS开关的电容。

可能需要外部缓冲电路来提供所需要的电流，并确保采样节点适当地稳定以维持线性。

然而，放大器的输出阻抗在较高的开关频率会增加。当选择放大器及相关的电路来计算这个瞬态开关电流时要小心！

图4：不论采用的架构如何，ADC必须实现ESD保护

最小化瞬态电流

通过实现一个内部缓冲器可以把对外部电路的瞬态电流的要求最小化。在这个实现方案中，模拟开关组合以形成三个不同的状态。在位置1，采样电容被快速地充电到采样“节电电压+或-缓冲偏置电压”。

在这个阶段期间，给电容充电所需要的瞬态电流由内部的缓冲电路提供。内部的缓冲器经最优化设计，可以在所需要的开关频率提供低阻抗的输出，从而在所分配的时间对电容合适地充电。

开关然后被重新配置以创建在位置2的连接。在这个阶段期间，采样电容被直接连接到ADC的采样节点。

采样电容然后被充电或放电，以便电容上的电压等于采样节点上的电压。一些开关电流可能仍然存在，但是，从外部电路吸取的电流较少，因为电容电压已经被充电到内部缓冲器的偏置电压之内。

最后，模拟开关被配置到位置3，让经采样的电压被传递到采样电路的其它部分。经缓冲的开关电容的优点在于极大地降低了ADC从外部电路吸取的瞬态电流。在更早的例子中，采样电容为10pF，开关频率为1MHz。

假设内部缓冲器具有一个10mV的偏置电压，这会导致仅仅为100nA的瞬态电流，与未经缓冲的采样输入相比，瞬态电流被降低了250倍。

在一些情形下，一个固定增益或可编程增益放大器被集成到ADC前面的同一芯片之中。放大器不仅仅有助于减低必须由外部电路提供的开关电流，而且提供对模拟信号的放大。

此外，通过实现斩波稳定放大器也可以降低1/f噪声，1/f噪声有时侯也被称为闪烁噪声。这种低频噪声归因于在MOS三极管的沟道中由工艺技术引起的表面状态。斩波可以消除1/f噪声并降低对外部电流的要求。然而，一些输入瞬态电流因MOS开关的不匹配而依然存在。

不论采用什么采样架构，ADC必须实现某种形式的ESD保护。对于CMOS解决方案，这种保护通常采用箝位二极管的形式。

这些箝位二极管有效地限制了可能被施加在转换器的内部三极管上的电压。如果输入电压上升或下降到电源轨加减一个二极管压降以上(典型值为0.7V)，那么，二极管将开始导通电流并限制电压。

然而，这些箝位二极管也存在电流泄漏，当设计模拟输入电路时必须予以考虑。虽然这种泄漏电流通常很小，但是，该电流可能作为温度的函数而增加。