PACE工具既可以作为一个设计前的引脚规划和评估工具，也可以在设计中作为辅助设计工具。本节详细讲解ISE 10.x版本下包含的PACE功能，某些功能同样适用于ISE中的其他工具。

　　ISE 10．x的PACE包含两个模块的图形设置界面，一个是【Floorplan IO － Pre Synthesis】，用于规划引脚。通常用在一个设计的“综合”之前，或作为一个 “顶层”设计。但需要提供VHDL／Verilog源文件，如图1（a）所示；另一个是【Floorplan Area／IO／LOGIC － Post Synthesisl】,用于对设计进行区域划分、逻辑定位和引脚的调整等，只能用在一个设计的“综合”之后。因为它需要设计的网表文件（NCD），如图1（b）所示。当PACE用做“顶层”设计时，只能用来完成与引脚有关的设计。而【Floorplan Area／IO／LOGIC - Post Synthesis】涉及PACE工具的所有功能。

　　（a）PACE作为顶层设计工具

　　（b）PACE作为综合后的辅助设计工具

　　PACE的主要功能如下。

　　（1）指定引脚分配：设计者可以使用引脚分配功能指定输入／输出（I/O）引脚的位置、I／O块（Bank）、输入／输出接口标准、禁止LO分配至特定引脚，以及使用DRC检查输入／输出（I/O）分配是否正确。

　　（2）区域约束（area constraints）：PACE能够以图形化的方式显示器件资源和引脚的分布，设计者可以编辑区域约束并观察逻辑和引脚之间的连接情况。

　　（3）浏览设计层次：PACE的设计层次浏览器能显示设计的层次，以及各层次的资源占用情况，这对复杂的设计提供了有用的帮助。

　　（4）时钟区域分类显示、时钟驱动规则校验、SS0规则校验、总线的自动分组、时钟分配分析、封装及引脚的传输延迟分类显示等。