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HDMP-1546 参数 Datasheet PDF下载

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型号: HDMP-1546
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内容描述: 光纤通道收发器芯片 [Fibre Channel Transceiver Chip]
分类和应用: 光纤电信集成电路电信电路
文件页数/大小: 15 页 / 259 K
品牌: AGILENT [ AGILENT TECHNOLOGIES, LTD. ]
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TRx的I / O定义
名字
BYTSYNC
47
信号
字节同步输出:
高电平有效输出。用于指示检测的
无论是逗号字符或K28.5特殊字符( 0011111XXX ) 。它
是唯一活性时ENBYTSYNC被启用。
HS_IN
串行数据输入:
高速输入。串行数据被从接受
±
DIN输入时LOOPEN低。
HS_OUT
串行数据输出:
高速输出。这些线是积极的,当
LOOPEN被设置为低。当LOOPEN被设置为高,这些输出被保持
静态的。
I- TTL
启用字节同步输入:
当高,打开内部字节同步
功能,使时钟同步到一个逗号字符,或一个
K28.5字符( 0011111XXX ) 。当该线为低,功能显示
体健,不会重置寄存器和时钟,或选通BYTSYNC线。
S
逻辑地:
通常为0伏。这个理由是用于内部PECL电
逻辑。它应该是孤立从嘈杂的TTL地面尽可能好。
S
S
S
模拟地:
通常为0伏。用于提供一个干净的地面
面的接收器PLL和高速模拟细胞。
地面:
通常为0伏。
TTL接收地面:
通常为0伏。用于TTL输出单元格
接收机部分的。
模拟地:
通常为0伏。用于提供一个干净的接地平面
对于PLL和高速模拟细胞。
地面:
通常为0伏。
TTL发射器地:
通常为0伏。用于TTL输入细胞
发射机部分的。
锁定参考:
当低,导致PLL获得的频率和
在外部基准相位锁定,在REFCLK供给。当高,
在Rx PLL会自动频率锁定到REFCLK和锁相
于高速数据流。
环回使能输入:
当设置为高,高速串行信号是
内部包裹从发送器的串行环回输回
到接收器的环回输入端。此外,在环回模式时,该
±
DOUT输出保持静态。当设置为低,
±
DOUT输出和
±
DIN输入有效。
接收字节时钟:
接收机部分恢复2 53.125兆赫
接收字节时钟。这两个时钟是180度异相。
接收并行数据输出时钟交替的
上涨的这些时钟边缘。 RBC1的上升沿与对齐
输出逗号字符(字节对齐)的检测时。
参考时钟和发送字节时钟:
一个106.25 MHz时钟
由主机系统提供的。发射机部分接受该信号
随着频率的参考时钟。它被乘以10 ,以产生
串行位时钟和其它的内部时钟。在发送端也使用此
时钟作为发送字节时钟对输入的并行数据
TX [0] .. TX [9] 。它也作为参考时钟接收
收发信机的一部分。
TYPE
O型TTL
-DIN
+ DIN
-DOUT
+ DOUT
ENBYTSYNC
52
54
61
62
24
GND
GND_RXA
GND_RXHS
GND_RXTTL
21
25
58
51
56
32
33
46
15
64
1
14
27
GND_TXA
GND_TXHS
GND_TXTTL
-LCKREF
S
S
S
I- TTL
LOOPEN
19
I- TTL
RBC1
RBC0
30
31
O型TTL
REFCLK
22
I- TTL
707