1CY 626 4
初步
CY6264
8K ×8静态RAM
特点
• 55 ， 70 ns访问时间
• CMOS的最佳速度/功耗
•易于扩展内存与CE
1
，CE
2
和OE为特色的
Tures的
• TTL兼容的输入和输出
•自动断电时取消
如果取消70％以上。该CY6264封装在一个
450密耳（ 300 - mil主体） SOIC 。
一个低电平有效写使能信号（ WE ）控制令状
存储器的荷兰国际集团/读出操作。当CE
1
而我们在 -
看跌期权是低和CE
2
为高电平时，对八个数据数据
输入/输出管脚（ I / O的
0
通过I / O
7
）被写入到存储器
位置上的地址寻址的地址本
销（A
0
至A
12
） 。读出装置通过完成
选择器件和使能输出端，CE
1
和OE
低电平有效，CE
2
高电平有效，当我们处于非活动状态或
HIGH 。在这些条件下，该位置的内容AD-
上的地址引脚穿着由所述信息存在于
八个数据输入/输出管脚。
输入/输出引脚保持，除非高阻抗状态
该芯片被选择，输出被使能，和写使能
（WE）为HIGH 。模头涂布用于确保阿尔法免疫力。
功能说明
该CY6264是一个高性能的CMOS静态RAM奥尔加
由8位认列8192字。简单的内存扩展
由低电平有效芯片使能（ CE提供
1
） ，高电平有效
片选（ CE
2
）和低电平有效输出使能（ OE ）和
三态驱动器。这两款器件都具有自动pow-
ER-断特性（ CE
1
） ，降低了功率消耗
逻辑框图
引脚配置
SOIC
顶视图
NC
A
4
A
5
A
6
A
7
A
8
A
9
A
10
A
11
A
12
I / O
0
I / O
1
I / O
2
GND
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
V
CC
WE
CE
2
A
3
A
2
A
1
OE
A
0
CE
1
I / O
7
I / O
6
I / O
5
I / O
4
I / O
3
CY6264-2
I / O
0
输入缓冲器
I / O
1
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
I / O
2
I / O
3
256 x 32 x 8
ARRA
Y
I / O
4
I / O
5
I / O
6
CE
1
CE
2
WE
OE
CY6264-1
列解码器
动力
下
I / O
7
选购指南
CY6264-55
最大访问时间（纳秒）
最大工作电流（mA ）
最大待机电流（mA ）
阴影区域包含先进的信息。
CY6264-70
70
100
20/15
55
100
20/15
赛普拉斯半导体公司
•
3901北一街
•
圣荷西
•
CA 95134 •
408-943-2600
1994年10月 - 修订1996年6月
CYPRESS [ CYPRESS SEMICONDUCTOR ]
