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CY7C1352B-100AC 参数 Datasheet PDF下载

CY7C1352B-100AC图片预览
型号: CY7C1352B-100AC
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内容描述: 256K ×18 Pipilined SRAM与NOBL架构 [256K x 18 Pipilined SRAm with NoBL Architecture]
分类和应用: 静态存储器
文件页数/大小: 12 页 / 190 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
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初步
CY7C1352B
256K X18流水线SRAM与NOBL ™架构
特点
•引脚兼容,功能上等同于ZBT ™
设备MCM63Z818和MT55L256L18P
•支持166 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
•内部自定时输出缓冲控制,以消除
需要使用参考
•完全注册(输入和输出)的流水线
手术
•字节写能力
• 256K ×18个通用I / O架构
•单3.3V电源
•快速时钟到输出时间
- 3.5纳秒( 166 - MHz器件)
- 3.8纳秒( 150 - MHz器件)
- 4.0纳秒( 143 - MHz器件)
- 4.2纳秒( 133 - MHz器件)
- 5.0纳秒( 100 - MHz器件)
- 7.0纳秒( 80 - MHz器件)
•时钟使能( CEN )引脚停业
•同步自定时写
•异步输出使能
• JEDEC标准的100引脚TQFP封装
•连拍能力直线或交错突发订单
•低待机功耗
功能说明
该CY7C1352B是3.3V 256K 18同步流水线
突发SRAM专为支持真正的无限
背来背读/写操作,而不会插入
等待状态。该CY7C1352B配备了先进
无总线延迟™ ( NOBL ™ )逻辑才能启用consec-
被转移的EV- utive读取数据/写操作
红霉素时钟周期。该功能极大地提高了
吞吐量SRAM的,特别是在需要的系统
频繁的读/写转换。该CY7C1352B引脚/功能
倚重兼容ZBT SRAM的MCM63Z819和
MT55L256L18P.
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能( CEN )的信号,其中合格
当去断言暂停操作并延长了previ-
OU的时钟周期。从时钟上升最大接入延迟是
3.5纳秒( 166 - MHz器件) 。
写操作是由四个字节写选择控制
( BWS
[1:0]
)和写使能( WE)输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用( CE
1
,CE
2
,CE
3
)和一个
异步输出使能(OE )为方便银行SE-
经文和输出三态控制。为了避免总线
争时,输出驱动器同步三态
在写过程的数据部分。
18
逻辑框图
CLK
D
数据在REG 。
CE Q
18
18
控制
和WRITE
逻辑
18
256Kx18
内存
ARRAY
18
ADV / LD
A
[17:0]
CEN
CE
1
CE2
CE3
WE
D [17 :0]的
模式
CLK
产量
注册
逻辑
18
DQ
[15:0]
DP
[1:0]
OE
.
选购指南
-166
最大访问时间(纳秒)
最大工作电流(mA )
阴影区域包含预览。
NOBL和无总线延迟是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
-150
3.8
375
5
-143
4.0
350
5
-133
4.2
300
5
-100
5.0
250
5
-80
7.0
200
5
3.5
广告
400
5
最大的CMOS待机电流(mA )商业
赛普拉斯半导体公司
3901北一街
圣荷西
CA 95134
408-943-2600
2000年5月26日