50
CY7C150
1Kx4静态RAM
特点
•内存复位功能
• 1024 ×4的静态RAM中高速比较控制存储
计算机
• CMOS的最佳速度/功耗
•高速
= 10纳秒（商业）
- 12纳秒（军事）
•低功耗
- 495毫瓦（商业）
•
•
•
•
- 550毫瓦（军事）
单独的输入和输出
5伏电源
±10%
宽容商用
军事
能够承受大于2001V静态显示的
收费
TTL兼容的输入和输出
单独的I / O路径，无需复用数据中
和数据输出，提供了更简单的电路板布局和更快的系
性能表现。写在输出三态，复位，
取消选择，或当输出使能（ OE ）保持高电平，允许
为便于内存扩展。
复位是通过选择装置（ CS =低）和着以发起
荷兰国际集团的复位（ RS ）输入低电平。在两个存储周期的所有
位内部清零。由于片选必须是
低该设备被复位，全局复位信号可以是
就业，只有选定的设备正在清理，在任何giv-
连接时间。
写入设备来完成，当芯片选择
（CS）和写使能（WE ）输入端都是低电平。上的数据
四个数据输入（D
0
−D
3
）被写入到存储器位置
在地址引脚指定的（A
0
至A
9
).
读出装置通过取芯片选择完成（CS）的
和输出使能（ OE ）低，而写使能（WE ）保持
HIGH 。存储器的在这些条件下，将内容
上的地址引脚指定的位置上会出现的四个
输出引脚（O
0
到O
3
).
输出引脚在芯片时，高阻抗状态
使能（CE ）或输出使能（OE ）为高，或写启动
（WE）或复位（RS）是低电压。
模头涂布用于确保阿尔法免疫力。
功能说明
该CY7C150是一个高性能的CMOS静态RAM DE-
签订了在高速缓冲存储器，高速图形的使用，以及
数据采集应用。该CY7C150具有记忆重新
集功能，可以让整个内存在两个复位
存储周期。
逻辑框图
D
0
D
1
D
2
D
3
DataInput中
控制
行解码器
A
0
A
1
A
2
A
3
A
4
A
5
检测放大器
RS
CS
OE
WE
引脚配置
DIP / SOIC
顶视图
A3
A4
A5
A6
A7
A8
A9
D0
D1
O0
O1
GND
1
2
3
4
5
24
23
22
21
20
6 7C150 19
18
7
8
17
9
16
10
15
14
11
13
12
VCC
A2
A1
A0
RS
CS
WE
OE
D3
D2
O3
O2
C150-2
O
0
O
1
O
2
O
3
64 x 64
ARRA
Y
COLUMN
COLUMN
解码器
解码器
C150–1
A
6
A
7
A
8
A
9
选购指南
7C150−10
最大访问时间（纳秒）
最大工作电流（mA ）
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军事
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军事
90
10
7C150−12
12
12
90
100
7C150−15
15
15
90
100
7C150−25
25
25
90
100
35
90
100
7C150−35
赛普拉斯半导体公司
文件编号： 38-05024牧师**
•
3901北一街
•
圣荷西
•
CA 95134 • 408-943-2600
修订后的2001年8月24日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
