CY7C1354C ， CY7C1356C
9兆位（ 256千×五百十二分之三十六K＆times 18 ）
流水线SRAM与NOBL ™架构
9兆位（ 256千×五百十二分之三十六K＆times 18 ）流水线SRAM与NOBL ™架构
特点
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功能说明
该CY7C1354C和CY7C1356C
是3.3 V ， 256千×36和
512K ×18同步流水线突发SRAM的有没有公交车
延迟™ （ NoBL逻辑，分别，它们被设计成
与支持真正的无限背到背读/写操作
无等待状态。该CY7C1354C和CY7C1356C是
配备有需要启用高级（ NOBL ）逻辑
正在传输的数据连续读/写操作
在每个时钟周期。该功能极大地提高了
吞吐量数据在需要频繁写入的系统/读
转场。该CY7C1354C和CY7C1356C引脚
兼容和功能等效ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）的信号，其中合格
当去断言暂停操作并延长了
先前时钟周期。
写操作是通过字节写选择控制
（ BW
a
-BW
d
对于CY7C1354C和BW
a
-BW
b
对于CY7C1356C ）
和一个写使能（WE ）输入端。所有的写操作都与实施
片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了防止总线冲突，
输出驱动器中的数据过程中同步三态
一个写序列部分。
管脚兼容和功能上等同于ZBT
支持零等待状态250 MHz的总线操作
❐
可用速度等级是250 ， 200 ，和166 MHz的
在内部自定时输出缓冲器控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
采用3.3 V单电源（V
DD
)
3.3 V或2.5 V的I / O电源（V
DDQ
)
快时钟到输出时间
❐
2.8纳秒（ 250 MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
可提供无铅100引脚TQFP封装，无铅，和
非无铅119球BGA封装， 165球FBGA
包
IEEE 1149.1 JTAG兼容的边界扫描
连拍能力 - 线性或交错突发订单
“ ZZ ”睡眠模式选项和停止时钟选项
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逻辑框图 - CY7C1354C （ 256千× 36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
DQ S
DQ P
a
DQ P
b
DQ P
c
DQ P
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
记
1.对于最佳实践的建议，请参考赛普拉斯应用笔记
系统设计指南
www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05538牧师* K
•
198冠军苑
•
圣荷西
,
CA 95134-1709
•
408-943-2600
修订后的2011年3月2日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
