CY7C144 ， CY7C145
8K X 8/9双口静态RAM
用扫描电镜，诠释，忙
特点
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功能说明
该CY7C144和CY7C145是高速CMOS 8K ×8和
8K ×9双口静态RAM 。各仲裁方案是
包括CY7C144 / 5的倍数时，处理情况
处理器访问同一块数据。两个端口
允许提供独立，异步访问
读取和写入到任意位置在存储器中。该CY7C144 / 5可
被用作一个独立的七十二分之六十四- Kb的双端口静态RAM或
多个设备可以以用作结合
一十八分之一十六位或更宽的主/从双口静态RAM 。在M / S引脚
提供了一种用于执行18分之16位或者更宽的存储器应用
系统蒸发散，而不需要单独的主设备和从设备或
额外的分立逻辑。应用领域包括interpro-
处理器/多处理器
设计，
通讯
状态
缓冲和双端口视频/图形内存。
每个端口都有独立的控制引脚：芯片使能（ CE ） ，读
或写使能（ R / W） ，并输出使能（OE ） 。两个标志， BUSY
和INT ，提供每个端口上。 BUSY信号的端口
正在尝试访问与当前访问的同一位置
通过另一端口。该中断标志位（ INT ）允许通信
由一个邮件箱的装置的端口或系统之间。该
信号量是用来传递一个标志，或道理，从一个端口到
另外，表示共享资源在使用中。该
旗语逻辑由八个共享锁。只有一个
侧能控制锁存器（信号量）在任何时间。的控制
信号指示的共享资源是在使用中。一
自动断电功能独立于控制
每个端口由一个芯片使能（ CE ）引脚或SEM引脚。
读/写
R
CE
R
OE
R
真正的双端口存储器单元，使同步
读取相同的内存位置
8K ×8组织（ CY7C144 ）
8K ×9组织（ CY7C145 ）
0.65微米CMOS工艺，获得最佳的速度和力量
高速接入： 15纳秒
较低的工作功耗：我
CC
= 160毫安（最大）
完全异步操作
自动断电
TTL兼容
主/从选择引脚使总线宽度扩展至16/18
位或更多
提供忙碌的仲裁方案
信号灯包括允许软件握手
端口之间
INT标志的端口到端口的通信
可提供68引脚PLCC ， 64引脚和80引脚TQFP
无铅适用的货物
逻辑框图
读/写
L
CE
L
OE
L
（ 7C145 ） I / O
8L
I / O
7L
I / O
0L
忙
L
I / O
控制
I / O
控制
I / O
8R
(7C145)
I / O
7R
I / O
0R
忙
R
A
12R
A
12L
A
0L
地址
解码器
内存
ARRAY
地址
解码器
A
0R
CE
L
OE
L
读/写
L
SEM
L
INT
L
打断
SEMAPHORE
仲裁
CE
R
OE
R
读/写
R
SEM
R
INT
R
M / S
笔记
1. BUSY处于主模式的输出和输入从机模式。
2.中断：推挽输出，并且不需要上拉电阻。
赛普拉斯半导体公司
文件编号： 38-06034牧师* E
•
198冠军苑
•
圣荷西
,
CA 95134-1709
•
408-943-2600
修订后的2009年4月26日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
