CY7C63722C
CY7C63723C
CY7C63743C
事件，并且减去两个值。 4个捕获定时器
保存自由运行的定时器，当一个可编程的8位范围
在两个捕捉引脚（ P0.0 ， P0.1 ），一个GPIO边缘发生。
该CY7C637xxC包括一个集成的USB串行接口
引擎（SIE ），支持集成外设。该
硬件支持有三分之一的USB设备地址
端点。在SIE使USB主机与沟通
功能集成到微控制器。一个3.3V稳压
输出引脚提供上拉源，外接USB电阻
在D-引脚。
在USB D +和D-的USB引脚可以交替用作PS / 2
SCLK和SDATA信号，使产品可被设计为
回应USB或PS / 2种操作模式。 PS / 2
支持与SCLK内部上拉电阻的操作
和SDATA ，禁用调节器的输出引脚的能力，以及
中断信号的PS / 2活动的开始。没有外部元件
堂费是必要的双USB和PS / 2系统上，并没有
GPIO引脚需要专用于模式之间进行切换。
慢速边沿速率工作在两种模式下，以降低EMI。
销刀豆网络gurations
顶视图
CY7C63723C
18引脚SOIC / PDIP
P0.0
P0.1
P0.2
P0.3
P1.0
VSS
VPP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
10
P0.4
P0.5
P0.6
P0.7
P1.1
D + / SCLK
D / SDATA
VCC
XTALOUT
CY7C63743C
24引脚SOIC / PDIP / QSOP
P0.0
P0.1
P0.2
P0.3
P1.0
P1.2
P1.4
P1.6
VSS
VPP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
P0.4
P0.5
P0.6
P0.7
P1.1
P1.3
P1.5
P1.7
D + / SCLK
D / SDATA
VCC
XTALOUT
CY7C63722C-XC
DIE
3
2
1
25
24
23
P0.3
P1.0
P1.2
P1.4
P1.6
VSS
4
5
6
7
8
9
22
21
20
19
18
P0.2
P0.1
P0.0
P0.4
P0.5
P0.6
P0.7
P1.1
P1.3
P1.5
P1.7
VSS 10
VPP 11
12 VREG
XTALIN/P2.1
XTALOUT
VCC
D / SDATA
13
14
15
16
17 D + / SCLK
引脚德网络nitions
名字
D / SDATA ，
D + / SCLK
P0[7:0]
I / O
I / O
I / O
CY7C63723C CY7C63743C CY7C63722C
18-Pin
12
13
1, 2, 3, 4,
15, 16, 17, 18
24-Pin
15
16
25-Pad
16
17
描述
USB差分数据线（ D-和D +） ，或PS / 2时钟
信号和数据信号（ SDATA和SCLK ）
1, 2, 3, 4,
1, 2, 3, 4,
GPIO端口0可以吸收高达50 mA /针，或
21 ， 22 ， 23 ， 24 22 ， 23 ， 24 ， 25下沉控制的低或高的可编程电流。
还可源2 mA的电流，提供一个电阻
上拉，或者作为一个高阻抗输入。 P0.0和
P0.1为输入捕获定时器A和B ， respec-
tively 。
5, 6, 7, 8,
5, 6, 7, 8,
IO端口1可以吸收高达50 mA /针，或下沉
17，18， 19，20 18，19， 20，21控制的高或低可编程电流。也可以
源2 mA的电流，提供一个电阻上拉，或
作为一个高阻抗输入。
12
13
10
14
11
9
13
14
11
15
12
9, 10
6 MHz的陶瓷谐振器或外部时钟输入，或
P2.1输入
6 MHz的陶瓷谐振器返回引脚或内部振荡器
产量
编程电压供电，接地正常
手术
电源
电源电压为1.3 kΩ的USB上拉电阻（ 3.3V
标称值） 。也可作为P2.0输入。
地
P1[7:0]
I / O
5, 14
XTALIN/P2.1
XTALOUT
V
PP
V
CC
VREG/P2.0
V
SS
IN
OUT
9
10
7
11
8
6
文件编号： 38-08022牧师* E
53第3页
CYPRESS [ CYPRESS SEMICONDUCTOR ]
