MP8830
工作原理
该MP8830是由三个ADC转换器，镝
动力学增益和与它们相关的模拟偏置控制沿
和数字电路支持。这三个转换器的目的
在一个同步采样配置中使用。唯一
需要外部电路的一个基准和基准缓冲器
安培。
ADC的增益和失调DAC输入， ADC输出数据，并
在A
IN
采样时间都与四个时钟输入， CVL ，
AENL ， BENL和CENL 。
在应用这需要拒绝来自该偏置电平
模拟输入端，一个零钳位提供给每个信道。同
增加了一个缓冲器的输入放大器和阻塞电容，这对
功能拒绝在DCL = 0时的偏差出现在模拟
登录输入。
ADC校准或测试可以使用内置在被执行
VCAL / A
IN
MUX将切换ADC A
IN
从信道
输入电压， AAN ，禁止的，要VCAL 。
一种快速的方式提供，其中只有四个ADC MSB为
产生，而剩余的数据被设置为00 （十六进制） 。
为了简化电路板布局，数据直通配置
设置成允许之间的双向通信
ADC数据端口和10个MSB DAC的I / O端口。
At
CENL的下降沿，
通道C增益和偏移
数据为在下一周期被装入通道C第一DAC稳压
存器。 LSB的比较器此时也启用。在
该
上升CENL的边缘，
LSB的值被锁存。
在时间（t
9
）时CENL = 1和CVL = 0 ，最高位
数据进行修正（如果必要的话） ，然后用传播沿
LSB的数据到ADC输出。上CVL的上升沿，
通道的数据在输出端口被启用。
由于实际的ADC采样在上升沿
AENL吨后
AP
延迟，这一段时间是最敏感的，以
从数字元件转换噪声。保留所有过渡
将n的外
18
, t
19
围绕AENL数字安静的时间窗口
上升沿。由于ADC输出总线将在改变状态
CVL的上升沿，从CVL时间上升到AENL上涨是
非常重要的。从CVL延迟上升通道的有效的
ADC总线为t
8
。这就要求AENL上升沿必须过程中不会发生
CUR直到至少吨
8
后CVL上升。
CVL功能
CVL上升沿执行三个功能。第一种是向上
日期的增益和从它们各自的第一寄存器失调DAC
同时字符。第二个功能是启动SAM-
PLE窗口。第三个功能是锁存前的结果
vious转换成ADC输出寄存器。
在A信道ADC的数据被呈现在ADC数据端口
后CVL上升沿。 CVL下降沿不会改变任何
内部状态。
ADC系统整体序列
下面的章节描述了发生的事件
在一个转换周期（图
1-4).
假定在上电时，
或者在上个周期，即对于增益和偏移的值
为此，必需样品组已被加载到第一DAC
寄存器。这个数据被加载到所述第二寄存器中的所有
三个通道
上CVL的上升沿。
A
IN
跟踪所有
频道还为T后开始
AP
延时。注意， AENL ，
BENL和CENL分别为“1”状态。
在
下降AENL的边缘，
通道增益和失调
数据为在下一周期被装入通道的第一DAC的稳压
存器。对于所有三个通道的模拟输入取样时
该
AENL的上升沿
吨后
AP
延时。
在
下降BENL的边缘，
在B通道的增益和失调
数据为在下一周期被装入通道B第一DAC稳压
存器。最高位比较器此时也启用。在
该
上升BENL的边缘，
的MSB的值被锁存，并且该范围
的最低有效位被选中。需要注意的是增益和偏移DAC必须
为MSB值是正确的（T ，以便通过这次入驻
7
+
t
4
+ t
1
确保这一点。 ）
DAC数据端口操作
DAC数据被加载到第一个输入寄存器，然后装
到DAC寄存器中。
输入寄存器允许下一CON-的顺序装载
对于通过15位DAC数据的所有信道的版本设置
公交车在ADC数据正在同步输出的ADC数据
端口。第二寄存器允许对所有的同时更新
信道在模拟采样周期的开始。这时序
ING给出了ADC的参考电平有足够的时间来解决BE-
前用来转换一个采样
IN
。需要注意的是在DAC
数据必须以在每个周期中，因为没有提供
保持每个周期后， DAC数据。
上电时， DAC的国家应为第一SAM-设置
PLE的所需的增益和偏移设置。这是通过
设置CVL = 1，并且循环的每个AENL ， BENL的，并
从他们的1到0到1的状态CENL时钟顺序地与每个
信道的各自的数据存在于DAC数据端口。
1.00版
10
EXAR [ EXAR CORPORATION ]
