LSI / CSI
UL
®
LS7215
LS7216
（ 631 ） 271-0400传真（ 631 ） 271-0405
2009年7月
引脚分配 - 顶视图
1
2
3
20
负载
LSI计算机系统有限公司1235惠特曼路，梅尔维尔，纽约州11747
A3800
产品特点：
•从微秒可编程延迟天
•可编程延迟了8个二进制加权延迟输入控制
可以从共享的8位总线被锁定
•片上振荡器（ RC或晶体）或外部时钟时基
•可选的预分频器的实时延迟产生的基础
在为50Hz / 60Hz的时基或32,768Hz手表晶体
•四种工作模式
•复位输入延迟中止
•低静态电流和工作电流
•直接驱动继电器
• + 3V至+ 18V的操作（V
DD
- V
SS
)
•
LS7215 ， LS7216
（ DIP ） ;
LS7215 -S， LS7216 -S
（ SOIC ） -
见图1
-
描述：
该
LS7215
和
LS7216
是CMOS集成电路的gener-
阿婷数字可编程延迟。该延迟是由8双控
进制加权的输入， WB0 - WB7 ，结合所施加的
时钟或振荡器的频率。编程的时间延迟MAN-
ifests本身的延迟输出（OUT ），为中的操作数的函数
阿婷模式的模式选择输入A和B中选择：
单次，
操作延迟，延迟释放
or
双延迟。
的时间延迟
外行是在触发输入（ TRIG ）的过渡启动。
I / O描述：
模式选择输入A & B
（引脚1 & 2 ）
在4种工作模式由输入A和B选择
根据表1中
表1.模式选择
A
0
0
1
1
B
0
1
0
1
模式
单次（ OS ）
延迟操作（ DO ）
延迟释放（ DR ）
双延迟（ DD）的
可编程数字延时定时器
A
B
V
DD
(+V)
RC / CLOCK
RCS / CLKS
PSCLS
RESET
V
SS
(-V)
OUT
LSI
19 TRIG
18
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
LS7215
4
5
6
7
8
9
17
16
15
14
13
12
11
OD输出10
A
B
V
DD
(+V)
XTLI / CLOCK
XTLO
PSCLS
RESET
V
SS
(-V)
1
2
3
4
5
6
7
8
20
负载
LSI
19 TRIG
18
17
16
15
14
13
12
11
图1
WB0
WB1
WB2
WB3
WB4
WB5
WB6
WB7
LS7216
出9
OD输出10
延迟释放模式（ DR ）
单次触发模式（ OS ）
在触发输入端的负跳变启动延时定时器。
在触发输入一个正跳变OUT切换在低延时超时结束， OUT切换高。一个可能
无延迟并启动延时定时器。在亲略去过渡期结束的触发输入，使输出切换低
编程延迟超时， OUT切换高。如果延迟超时是刻不容缓。输出为低电平时触发高。
当一个正跳变发生在触发输入的进步，
延时定时器将重新启动。在触发输入端的负跳变
双延迟模式（ DD ）
没有任何影响。
在触发输入的正或负跳变启动
延时定时器。在延迟超时结束时，OUT切换到
延迟操作模式（ DO ）
的逻辑状态，这是触发输入的倒数。如果一去
在触发输入端的上升沿启动延时定时器。在外行超时正在进行时的过渡发生在
延时超时结束， OUT变低。负跳变触发输入，延时定时器将重新启动。
在触发输入，使输出到无延迟切换高。是OUT
高时触发低。
7215-072009-1
每路输入都有约500KΩ内部上拉电阻。
LSI [ LSI COMPUTER SYSTEMS ]
