93LC76/86
4.0
引脚说明
引脚功能表
功能
芯片选择
串行数据时钟
串行数据输入
串行数据输出
地
内存配置
项目启用
电源
表4-1：
名字
CS
CLK
DI
DO
V
SS
ORG
PE
V
CC
检测开始后调理特定网络版数
时钟周期（分别为低到高的跳变的
CLK）必须被提供。这些时钟周期是
在所有的指令，地址和数据位所需的时钟
在指令执行前（见表1-3
通过表1-6了解更多详情） 。 CLK和DI再
变得不关心输入等待新的启动
要被检测的条件。
注意：
CS必须变为低电平之间的连续
指令执行时除外
连续读取（参见
对连续详细
读取） 。
4.3
数据输入（ DI）的
数据在用于时钟的起始位，操作码，地址
和数据同步的CLK输入。
4.1
片选（ CS ）
4.4
数据输出（ DO ）
高水平的选择装置。低电平释放
该器件使它进入待机模式。然而，一
这是已经启动的将是编程周期
完成时，无论对CS的输入信号。如果是CS
在一个程序循环带来低电平时，器件会
进入待机模式，只要编程周期
就完成了。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部
控制逻辑在复位状态保持。
数据输出是用在读取模式中，输出数据
同步的CLK输入（T
PD
后
CLK的上升沿） 。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期。 Ready / Busy状态Infor公司
息时可用CS为高电平。它将被显示
直到下一个起始位，只要CS保持高电平时。
4.5
组织（ ORG ）
4.2
串行时钟（CLK ）
串行时钟用于同步的通信
一个主设备和93LC76 / 86之间的阳离子。
操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
CLK的上升沿。
CLK可以在任何位置中的发送停止
序列（高或低电平） ，并且可以持续
随时随地相对于时钟高电平时间（T
长实
）和
时钟低电平时间（T
CKL
） 。这使得控制主
自由地准备操作码，地址和数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。如果
CS为高，但启动条件还没有被检测到，
可以通过将接收到的任何数量的时钟周期
设备在不改变其状态（即等待开始
条件）。
的过程中，不需要考虑CLK周期自定时
WRITE （即，自动擦/写）周期。
当ORG连接到V
CC
，在X16的内存奥尔加
nization被选中。当ORG被连接到V
SS
，该X8
存储器组织被选中。有一个内部
上拉电阻上的ORG引脚将选择X16
组织结构时悬空。
4.6
编程使能（ PE ）
该引脚允许用户启用或禁用的能力
将数据写入到存储器阵列。如果PE引脚
浮动或连接到V
CC
时，设备可以被编程。
如果PE引脚连接到V
SS
，节目会
抑制。有此设备上的内部上拉的
使编程，如果该引脚悬空。
2004年Microchip的科技公司
初步
DS21131E第11页
MICROCHIP [ MICROCHIP TECHNOLOGY ]
