CY28325-3
引脚德网络nitions
引脚名称
X1
号
4
TYPE
I
描述
晶体连接或外部基准频率输入：
该引脚
具有双重功能。它可以被用作一个外部14.318 MHz的晶体CON-
nection或作为外部参考频率输入。
水晶连接：
连接外部14.318 MHz的晶振。如果
使用外部基准时，该引脚必须悬空。
参考时钟输出/频率选择4 ：
3.3V 14.318 MHz的输出。
该引脚也可作为电带选项来确定设备能操作
如在频率选择表中描述阿婷频率。
CPU时钟输出：
频率设定在FS0 ： 4输入或通过
串行输入接口。
CPU时钟输出的芯片组：
频率设定在FS0 ： 4输入或
通过串行输入接口。
APIC时钟输出：
半PCI输出的运行APIC时钟输出
频率。
AGP时钟输出：
3.3V AGP时钟。
自由运行PCI输出1 /频率选择1 ：
3.3V自由运行PCI
输出。该引脚也用作电源接通背带选项确定
器件的工作频率，在频率选择表所述。
PCI输出1 /频率选择1 ：
PCI 3.3V输出。该引脚还提供
作为上电带选项来确定器件的工作频率为
在频率选择表所述。
PCI输出2 /电流倍增器选择1 ：
PCI 3.3V输出。该引脚
也用作电源接通背带选项来确定当前乘数
为CPU时钟输出。该MULTSEL定义如下：
MULTISEL
0 = IOH是4× IREF
1 = IOH为6 × IREF
PCI时钟输出3到8 ：
3.3V PCI时钟输出。
48 - MHz输出/频率选择3 ：
3.3V固定的48 MHz的非扩展
光谱输出。该引脚也可作为电带选项来确定
如在频率选择描述矿井设备的工作频率
表。
24或48 MHz输出/频率选择2 ：
3.3V固定的24或48 MHz的
非扩频输出。该引脚也用作电源接通背带
如频描述选项来确定设备的工作频率
昆西选型表。
CPU输出控制：
3.3V LVTTL兼容的输入禁用
CPUT_CS ， CPUC_CS ， CPUT_0 ：1和CPUC_0 ： 1 。
PCI输出控制：
3.3V LVTTL兼容的输入禁用PCI1 ： 8 。
断电控制：
3.3V LVTTL兼容的输入，它使
器件在掉电模式下保持为低。
SMBus时钟输入：
时钟引脚用于串行接口。
SMBus数据输入：
数据引脚用于串行接口。
X2
REF/FS4
5
1
O
I / O
CPUT_0 ： 1
CPUC_0 ： 1
CPUT_CS_F
CPUC_CS_F
APIC0 ： 1
AGP的0:2
PCI_F/FS0
40, 39, 35, 34
42, 41
46, 45
23, 26, 27
10
O
O
O
O
I / O
PCI1/FS1
11
I / O
PCI2/MULTSEL1
12
I / O
PCI3 ： 8
48MHz/FS3
14, 15, 17, 18,
19, 21
7
O
I / O
24_48MHz/FS2
8
I / O
CPU_STOP ＃
PCI_ST0P#
PD ＃
SCLK
SDATA
RST ＃
IREF
32
31
22
28
29
30
37
I
I
I
I
I / O
O
系统复位输出：
漏极开路系统复位输出。
（漏极开路）
I
目前的参考CPU的输出：
精密电阻器连接到
该管脚，其连接到所述内部参考电流。
1.0版， 2006年11月21日
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