CY28400-2
表4.缓冲电状态机
状态
0
1
2
[1]
3
[2,3,4]
缓冲3.3V电源关闭
经过检测3.3V电源，以超越1.8V - 2.0V ，缓冲区进入状态1和启动0.2毫秒， 0.3毫秒的延迟
缓冲区等待PWRDWN的无效（和
等待在PLL模式SRC_IN输入一个有效时钟）
一旦PLL被锁定到SRC_IN输入时钟，缓冲进入状态3 ，使输出为正常操作
描述
图5.缓冲电状态图
SRC_STP澄清
该SRC_STP信号是用于清洁一个异步输入
停止和启动DIFT / C输出。该输入可以是
基于对短缺的价值高有效或低
在OE_INV输入。该SRC_STP信号是去抖信号
在它的国家必须在两个consec-保持不变
迪拜国际金融中心的utive上升沿被识别为有效
断言或取消断言。 （断言和的无效
这个信号是完全异步的。 ）在这种情况下，其中
输出通过OE控制禁止，输出永远是
三态不管SRC_STP驱动模式寄存器位
状态。
表5. SRC_STP功能
[4]
OE_INV
0
0
1
1
SRC_STP
1
0
1
0
DIFT
正常
IREF * 6或浮动
IREF * 6或浮动
正常
DIFC
正常
低
低
正常
SRC_STP声明
断言SRC_STP销的影响是，所有的DIF
即在控制寄存器通过设置到停止的输出
SRC_STP的断言其下的过渡后停止。
当控制寄存器SRC_STP三态位
设定为“0” ，所有的最终状态停止DIFT / C信号
是DIFT时钟=高和迪拜国际金融中心=低。不会有任何变化
到输出的驱动电流值， DIFT将被驱动为高以
的电流值等于6× Iref的，并且DIFC将不被驱动。
当控制寄存器SRC_STP三态位
编程为'1'，所有的最终状态停止的DIF信号是
低，都DIFT时钟和DIFC的时钟输出将不会被驱动。
注意事项：
1.禁用SRCT_IN输入时钟前PWRDWN的说法是一个未定义的模式，不推荐使用。操作在该模式下，可能会导致毛刺
过度的频移。
2.从电源接通到有源所有输出的总功率达到延迟小于1毫秒（假定一个有效的时钟上存在SRC_IN输入）。
3.在PLL模式，如果电源是有效的， PWRDWN为无效，但没有输入时钟存在于SRC_IN输入， DIF时钟将保持禁用。只有在有效的
输入时钟检测，有效的力量， PWRDWN无效的PLL锁定和稳定，是使DIF输出。
4.当OE为低电平的情况下，输出将总是三态不管SRC_STP驱动模式寄存器的位的状态。
1.0版， 2006年11月21日
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