CY28404
模式选择
硬件捆扎MODE输入引脚可用于选择
在RESET ＃ / PD ＃引脚的功能。默认（内部
拉）的配置是该引脚作为一个RESET ＃
看门狗输出。当在器件上电拉低，
在RESET ＃ / PD ＃引脚被配置为用作一个
掉电输入引脚。
频率选择引脚
主时钟频率的选择是通过将所获得的
通过FS_E投入之前，适当的逻辑电平FS_A
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品通过FS_E输入值的FS_A 。对于所有的逻辑
FS_A通过FS_E VTT_PWRGD水平＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃
并通过FS_E过渡FS_A将被忽略。
表2.频率选择表
输入条件
FS_E
FSEL_4
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
FS_D
FSEL_3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
FS_C
FSEL_2
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
FS_B
FSEL_1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
FS_A
FSEL_0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
中央处理器
100.7
100.2
108.0
101.2
版权所有
版权所有
版权所有
版权所有
125.7
130.3
133.6
134.2
134.5
148.0
版权所有
版权所有
版权所有
版权所有
167.4
170.0
175.0
180.0
185.0
190.0
100.9
133.9
200.9
版权所有
100.0
133.3
200.0
版权所有
3V66
67.1
66.8
72.0
67.5
版权所有
版权所有
版权所有
版权所有
62.9
65.1
66.8
67.1
67.3
74.0
版权所有
版权所有
版权所有
版权所有
55.8
56.7
58.3
60.0
61.7
63.3
67.3
67.0
67.0
版权所有
66.7
66.7
66.7
版权所有
PCI
33.6
33.4
36.0
33.7
版权所有
版权所有
版权所有
版权所有
31.4
32.6
33.4
33.6
33.6
37.0
版权所有
版权所有
版权所有
版权所有
27.9
28.3
29.2
30.0
30.8
31.7
33.6
33.5
33.5
版权所有
33.3
33.3
33.3
版权所有
VCO频率。
805.6
801.6
864.0
809.6
版权所有
版权所有
版权所有
版权所有
754.2
781.6
801.6
805.2
807.0
888.0
版权所有
版权所有
版权所有
版权所有
669.6
680.0
700.0
720.0
740.0
760.0
807.2
803.4
803.6
版权所有
800.0
800.0
800.0
版权所有
输出频率
PLL齿轮
常量
(G)
24004009.32
24004009.32
24004009.32
24004009.32
版权所有
版权所有
版权所有
版权所有
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
32005345.76
版权所有
版权所有
版权所有
版权所有
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
48008018.65
24004009.32
32005345.76
48008018.65
版权所有
24004009.32
32005345.76
48008018.65
版权所有
1.0版， 2006年11月22日
第19 3
SPECTRALINEAR [ SPECTRALINEAR INC ]
