CY28405-2
计算负载电容
除了标准的外部调整电容，跟踪
电容和引脚电容，还必须考虑到
正确计算晶体负载。如前面所提到的，
在晶体的每一侧上的电容是串联在
水晶。这意味着上的每一侧上的总电容
晶体必须是两倍于规定的晶体负载电容
（CL） 。而在晶体的每一侧上的电容是在
系列水晶，装饰电容（CE1方式， CE 2）应
计算提供平等的容性负载两侧。
时钟芯片
(CY28405-2)
Ci1
Ci2
针
3〜 6P
如先前对的每一侧所提到的，电容
晶体是串联的晶体。这意味着总capac-
itance对晶体的两侧必须在规定的两倍
负载电容（CL ） 。而在每一侧的电容
水晶是串联的水晶，装饰capac-
itors （CE1方式， CE 2）应计算提供平等的电容
对准焦点装在两侧。
使用下面的公式来计算微调电容器
值来回回CE1和CE2 。
Cs1
X1
X2
Cs2
跟踪
2.8pF
XTAL
Ce1
Ce2
TRIM
33pF
图2.晶体加载实例
负载电容（每边）
Ce
= 2 * CL - （CS +次）
CLE
总电容（如看到的结晶）
=
1
(
CE1 + CS1 + α1
+
1
1
CE2 + CS2 + CI2
)
CL ................................................. ..晶体负载电容
CLE .........................................实际装载看到水晶
......................................使用标准值微调电容器
CE ................................................. ....外部微调电容器
CS .............................................杂散电容（跟踪等）
次.............内部电容（引线框架，键合线等）
PD ＃ （掉电）澄清
在PD ＃ （关机）引脚用来关闭所有的时钟前
到关断电源装置。 PD ＃是一个异步
低电平有效输入。这个信号由内部同步到
设备掉电时钟合成器。 PD ＃是一个
异步函数为系统加电。当PD ＃
低，所有时钟都驱动到低电平值并保持在那里，并
该VCO和PLL也被断电。所有的时钟被关闭
下以同步方式等方面不造成毛刺
而转换到低“停止”状态。
PD ＃ - 声明
当PD ＃采样为低电平时由两个连续的上升沿
CPUC的时钟，然后所有的时钟输出（除了CPU ）时钟必须
保持低电平，在他们的下一个由高到低的转变。 CPU时钟
必须持有与CPU时钟引脚驱动为高2倍的值
IREF和CPUC无驱动。
由于内部逻辑的状态，停止并保持REF
在低状态的时钟输出，可能需要一个以上的
时钟周期来完成。
1.0版， 2006年11月22日
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