CY28RS400
频率选择引脚（ FS_A ， FS_B ， FS_C和
409_410)
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C和409_410
输入VTT_PWRGD ＃断言（看到由时钟前
合成器） 。当VTT_PWRGD ＃被采样低的
时钟芯片（显示处理器VTT电压是稳定的） ，在
时钟芯片样品FS_A ， FS_B ， FS_C和409_410输入
值。对于FS_A ， FS_B ， FS_C和409_410所有逻辑电平
VTT_PWRGD ＃采用了一次性的功能在于，一旦
在VTT_PWRGD ＃有效的低点已经取样，所有进一步的
VTT_PWRGD ＃ ， FS_A ， FS_B ， FS_C和409-410转换
将被忽略。有2个CPU的频率选择表。一
基于CK409规格和一个基于所述
CK410规格。要使用的表是通过确定
由锁存的PCI0 / 409_410引脚上的值
VTT_PWRGD / PD ＃引脚。 A' 0'这个引脚选择410
频率表和该引脚上的'1'，选择409频率
表。在409的表中，只有FS_A和FS_B销影响
频率选择。
表1.频率选择表（ FS_A FS_B FS_C ） 410模式， 409_410 = 0
FS_C
1
0
0
0
1
FS_B
0
0
1
0
1
FS_A
1
1
0
0
1
中央处理器
100兆赫
133兆赫
200兆赫
266兆赫
版权所有
SRC
100兆赫
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
48兆赫
表2.频率选择表（ FS_A FS_B ） 410模式， 409_410 = 1
FS_B
0
0
1
FS_A
0
1
0
中央处理器
100兆赫
133兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
USB
48兆赫
48兆赫
48兆赫
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表3中。
块写入和块读协议中概述
表4
而
表5
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
描述
表3.命令代码定义
位
7
(6:5)
(4:0)
片选地址，设置为' 00'到接入设备
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是' 00000 '
0 =块读取或块写操作， 1 =字节读取或字节写操作
表4块读取和块写入协议
块写入协议
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
描述
位
1
8:2
9
10
18:11
19
开始
从地址 - 7位
写
感谢来自SLAVE
命令代码 - 8位
感谢来自SLAVE
块读协议
描述
1.0版， 2006年11月22日
第18页3
SPECTRALINEAR [ SPECTRALINEAR INC ]
