CY2SSTU32866
1.8V， 25位（1： 1）或14位（1： 2）的JEDEC兼容
数据寄存器与校验
特点
•工作频率： DC至500 MHz的
•支持DDRII SDRAM
•两种操作模式： 25位（ 1 ： 1）和14位（ 1 ： 2 ）
- 1.8V工作
•完全符合JEDEC标准（ JESD 82-10 ）
• 96球FBGA
CSR ＃输入为高电平。如果任DCS ＃或＃ CSR输入为低电平，
该尺寸Qn输出将正常工作。在RESET ＃输入有
优先于DCS ＃和CSR ＃控制将迫使
输出低电平。如果DCS ＃ - 控制功能是不希望，
将CSR ＃输入可被硬连线至地面，在这种情况下
设置为DCS ＃时间要求将是一样的
其他的三维数据输入。
该设备支持低功耗待机操作。当
复位输入端（ RESET＃ ）为低电平时，差分输入接收器
被禁用，而无驱动（浮动）的数据，时钟和参考
电压（VREF）的输入是允许的。另外，当RESET＃
为低电平时，所有寄存器复位，所有输出都被拉低。
该LVCMOS RESET ＃和CN输入必须始终在举行
一个有效的逻辑高电平或低电平。为了确保定义的输出
一个稳定的时钟已经提供从登记册之前，
RESET ＃必须在低状态在上电期间举行。
在DDR -Ⅱ RDIMM应用，RESET ＃被指定为
完全异步相对于CK和CK ＃ 。
因此，没有时序关系之间可以保证
二。当进入复位，寄存器将被清除，
的输出将被驱动为低电平，很快，相对于时间对
禁用差分输入接收器。然而，快到的时候
复位后，寄存器将被激活快，相对于
的时间，以使差分输入接收器。
功能说明
所有时钟和数据输入与JEDEC的兼容
标准SSTL_18 。控制输入是LVCMOS 。所有
输出是已经优化到1.8 V CMOS驱动器
驱动DDR- II DIMM负载。该CY2SSTU32866工作
从一个差分时钟（ CK和CK ＃）。数据被登记在
CK的交叉变高，和CK ＃变低。
在C0输入控制1的引脚排列配置： 2引出线
从配置（当低）到B的配置（当
高点） 。 C1的输入控制从引脚排列配置
25位的1： 1（当为低电平） ，以14位为1：2 （时高） 。
该装置监测DCS ＃和＃ CSR投入和意志门
从改变状态的尺寸Qn输出，当两个DCS ＃和
引脚配置
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
DCKE
D2
D3
DODT
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
D11
D12
D13
D14
1
2
PPO
D15
D16
QERR ＃
D17
D18
RST ＃
DCS ＃
CSR ＃
D19
D20
D21
D22
D23
D24
D25
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
QCKE
Q2
Q3
QODT
Q5
Q6
C1
QCS ＃
ZOH
Q8
Q9
Q10
Q11
Q12
Q13
Q14
5
6
NC
Q15
Q16
NC
Q17
Q18
C0
NC
ZOL
Q19
Q20
Q21
Q22
Q23
Q24
Q25
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
DCKE
D2
D3
DODT
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
D11
D12
D13
D14
1
2
PPO
NC
NC
QERR ＃
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
QCKEA
Q2A
Q3A
QODTA
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
Q11A
Q12A
Q13A
Q14A
5
6
QCKEB
Q2B
Q3B
QODTB
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
Q11B
Q12B
Q13B
Q14B
6
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
1
D1
D2
D3
D4
D5
D6
Par_In
CK
CK ＃
D8
D9
D10
DODT
D12
D13
DCKE
1
2
PPO
NC
NC
QERR ＃
NC
NC
RST ＃
DCS ＃
CSR ＃
NC
NC
NC
NC
NC
NC
NC
2
3
VREF
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VREF
3
4
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
GND
VDD
VDD
4
5
Q1A
Q2A
Q3A
Q4A
Q5A
Q6A
C1
QCSA ＃
ZOH
Q8A
Q9A
Q10A
QODTA
Q12A
Q13A
QCKEA
5
6
Q1B
Q2B
Q3B
Q4B
Q5B
Q6B
C0
QCSB ＃
ZOL
Q8B
Q9B
Q10B
QODTB
Q12B
Q13B
QCKEB
6
1：1的寄存器C0 = 0， C1 = 0
1 ： 2寄存器A C0 = 0 ， C1 = 1
1： 2寄存器B，C0 = 1， C1 = 1
1.0版， 2006年11月25日
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