W256
销摘要
名字
SEL_DDR
28
引脚
描述
输入配置DDR -only模式或标准SDRAM模式。
1 = DDR -only模式。
0 =标准SDRAM模式。
当SEL_DDR拉高或配置为DDR -only模式中，所有的缓冲区
将被配置为DDR输出。
连接VDD3.3_2.5在DDR -only模式在2.5V电源。
当SEL_DDR被拉低，或配置为标准SDRAM输出，全
该缓冲区将被配置为标准SDRAM输出。
连接VDD3.3_2.5在标准SDRAM模式下的3.3V电源。
SMBus时钟输入。
SMBus的数据输入。
从芯片组的参考输入。
2.5V输入DDR -only模式; 3.3V输入
标准SDRAM模式。
反馈时钟芯片组。
输出电压取决于VDD3.3_2.5V 。
低电平输入使能掉电模式;所有输出将被拉低。
时钟输出。
这些输出提供BUF_IN的副本。电压摆幅依赖
在VDD3.3_2.5电源。
时钟输出。
这些输出提供BUF_IN当互补副本
SEL_DDR是活动的。这些输出提供BUF_IN副本时SEL_DDR是
无效。电压摆幅取决于VDD3.3_2.5电源。
连接到2.5V电源时， W256配置了DDR -only模式。
连接到3.3V电源，当W256配置了标准的SDRAM
模式。
地面上。
SCLK
SDATA
BUF_IN
FBOUT
PWR_DWN ＃
DDR [ 0 ： 5 ] T_SDRAM
[0,2,4,6,8,10]
16
15
10
1
2
3, 7, 12, 19, 23, 27
DDR [ 0 ： 5 ] C_SDRAM 4 ， 8 ， 13 ， 18 ， 22 ， 26
[1,3,5,7,9, 11]
VDD3.3_2.5
5, 9, 14, 21, 25
GND
6, 11, 17, 20, 24
1.0版， 2006年11月25日
第2 7
SPECTRALINEAR [ SPECTRALINEAR INC ]
