SL2309ZC-1 参数 Datasheet PDF下载

SL2309

外部元件&设计注意事项

典型应用原理图

意见和建议

去耦电容：

0.1 F A去耦电容必须VDD和VSS引脚之间使用。将电容s

在PCB上尽可能靠近VDD引脚尽可能的元件侧。 PCB走线到VDD引脚和到GND

通过应保持尽可能的短。去耦电容和VDD引脚之间不要使用过孔。

系列终端电阻：

一系列的终端电阻，建议如果输出时钟之间的距离

the load is over 1 �½ inch. The nominal impedance of the clock outputs is given on the page 4. Place the series termination

电阻应尽可能靠近时钟输出成为可能。

零延迟和偏移控制：

所有输出和CLKIN引脚应加载相同的负载，实现“零延迟”

在CLKIN和输出之间。 CLKOUT引脚连接到内部CLKIN片上反馈到PLL和

看到一个额外的2 pF负载相对于银行A和B的时钟。对于需要零输入/输出延迟的应用中，

负载在所有输出引脚，包括CLKOUT引脚必须相同。如果需要进行任何延迟调整，

电容在CLKOUT引脚可以被增加或减少，增加或减少银行A之间的延迟和

B时钟和CLKIN 。

最小引脚对引脚歪斜，在所有的银行甲乙时钟外部负载必须相同。

1.1版， 2007年5月29日

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