SL23EP04
概述
高和低驱动器产品选项
该SL23EP04是一个低偏移，低抖动的零延迟缓冲器全部SL23EP04产品提供的高驱动
具有非常低的工作电流。
“-1H ”和“ -2H ”以及基准驱动“-1”和“-2”
选项。这些驱动器选项使用户能够控制
该产品包括一个片上高性能PLL
负载电平，频率范围和EMI水平。参阅
该锁定到输入的参考时钟，并产生
电的表为驱动电平的细节。
四（4）输出的时钟驱动器跟踪输入参考
时钟需要时钟分配系统。
歪斜和零延迟
除了FBK引脚用于内部PLL反馈，
所有输出应该推动类似的负载，以实现输出 -
有两个（2）具有两个（2）在每个组的输出银行，
到输出的偏移和输入 - 输出延迟规格
使总的可用输出的时钟数来
切换电表中给出。然而，该延迟
四（4） 。
输入和输出之间可以通过改变调节
负载在FBK销相对于A组和B时钟
输入和输出频率范围
因为FBK引脚是反馈到内部PLL 。
输入和输出频率相同（1倍），用于
SL23EP04-1和-1H版本。对于SL23EP04-2和 -
此外，输入的参考时钟的上升和下降时间
2H版本中，输出频率为1 / 2× ，1×或2×
应类似的输出上升和下降时间，得到
在CLKIN在“可用SL23EP04定
最好的歪斜的效果。
配置“表1。但是，频率范围
依赖于VDD ，驱动水平和CL （负载
电源电压范围（ VDD ）
电容）作为电气规格定
表。
该SL23EP04被设计为从3.3V操作（ 3.63V-
最大）至2.5V （ 2.25V -分） VDD电源电压范围。一
当输入时钟频率为DC（从GND到
内置片上稳压器用于提供
VDD）时，该输入状态，由输入电平检测
检测电路和1.8V的所有四（4 ）个时钟输出被强制锁相环恒定电源内部。这导致
以一致的和稳定的PLL电性能
为Hi -Z 。 PLL被关闭以节省电能。在这
术语的歪斜，抖动和功率耗散。该
关机状态下，产品功耗低于12一
SL23EP04 I / O是通过使用VDD供电。
（ 8的-typ ）的电源电流。
SpreadThru ™功能
如果一个扩频时钟（SSC）被用作
输入时钟，则SL23EP04被设计成通过
从调制扩频时钟（ SSC ）信号
其参考CLKIN的输入到输出时钟。该
在输入端相同的扩频特性
通过PLL和驱动程序没有通过任何
退化价差百分比（％ ） ，传播形象和
调制频率。
联系SLI的1.8V电源ZDB叫
SL23EPL04.
设备
SL23EP04-1和1H
SL23EP04-2和-2H
SL23EP04-2和-2H
反馈
银行A或银行-B
银行-A
银行-B
银行A频率
参考
参考
2 X参考
银行- B频率
参考
参考/ 2
参考
表1.可用SL23EP04配置
1.1版， 2007年5月25日
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