概述
CS9370DGP
是一个完整的
DTMF
接收解码电路。和其它电路，如
LCD
驱动电路一起，可实现
CALLER ID
功�½。它集成了陷波滤波器和数字解码功�½。在滤波器部分，�½�用了开关电容技术；解
码部分，用数字计数的方法检测所有
16
种
DTMF
音频对，并将它们编成
4bits
的码。通过在芯片上
放�½�差分输入放大器，时钟晶振和可锁存的三态输出，可以�½�外围元件最少。
功�½特点
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管脚排列图
IN+ 1
IN- 2
GS 3
VREF 4
INH 5
PWDN 6
OSC1 7
OSC2 8
VSS 9
18 VDD
17 St/GT
单
5V
工�½�电压
CMOS
工艺
性�½优越，最小外围线路设计
�½�功耗设计
省电模式
INHIBIT
模式
封装�½�式：DIP18 塑封
CS9370DGP
16 ESt
15 StD
14 Q4
13 Q3
12 Q2
11 Q1
10 TOE
管脚说明
序号
1
2
3
4
5
6
7
8
9
10
11�½�14
15
16
17
18
符号
IN+
IN-
GS
VREE
INH
PWDN
OSC1
OSC2
VSS
TOE
Q1�½�Q4
StD
Est
St/GT
VDD
I/O
I
I
O
O
I
I
I
O
I
O
O
O
I/O
端口�½�式
-
-
-
-
CMOS IN
下拉
CMOS IN
下拉
-
-
-
CMOS IN
上拉
-
CMOS OUT
CMOS OUT
CMOS I/O
-
功
�½
放大器同相输入端。
放大器反相输入端。
放大器输出，增益选择
参考电压输出，通常为
VDD/2。
1633Hz
检测控制端，高电平有效。
省电模式控制端，高电平时，振荡器停振。
振荡器入端
外接
3.579545MHz
的晶振或陶瓷振
荡器。
振荡器出端
电源负端。
数据输出控制端，高电平时允许
Q1�½�Q4
输出。
解码后的三态数据输出端，TOE 端为“高”
，输出数据；
TOE
为“�½�”
，高阻抗。
延迟的保持时间端，�½�接受到一个有效
DTMF
信号，
STD
变“高”
，否则为“�½�”
。
先前保持时间端，
�½�检测到一个被承认的音频对时为高
电平，否则为�½�。
通过外接电阻电容来选择
DTMF
有效时间及解除时间。
电源正端。
版本：1.1
2001-04-25
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