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  • 深圳市羿芯诚电子有限公司

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  • 北京首天国际有限公司

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  • 北京齐天芯科技有限公司

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  • 深圳市华芯盛世科技有限公司

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  • 一级代理,原装特价现货!
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  • 深圳市华斯顿电子科技有限公司

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  • 绝对原装正品现货/优势渠道商、原盘原包原盒
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  • 深圳分公司0755-83777708“进口原装正品专供” QQ:1002316308QQ:515102657
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  • HECC GROUP CO.,LIMITED

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  • 十年以上分销商原装进口件服务型企业0755-83790645
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  • 深圳市毅创腾电子科技有限公司

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  • ★只做原装★正品现货★原盒原标★
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  • 深圳市宗天技术开发有限公司

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  • 宗天技术 原装现货/假一赔十
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  • 上海金庆电子技术有限公司

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  • 封装 
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  • 全新原装 货期两周
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  • 深圳市宏世佳电子科技有限公司

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  • 全新原厂原装产品、公司现货销售
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  • 深圳市励创源科技有限公司

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  • 昂富(深圳)电子科技有限公司

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  • 厂家SAMSUNG/三星 
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  • 一站式BOM配单,短缺料找现货,怕受骗,就找昂富电子.
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  • 长荣电子

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  • 深圳市亿智腾科技有限公司

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  • 厂家SAMSUNG 
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  • 假一赔十★全新原装现货★★特价供应★工厂客户可放款
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  • 上海振基实业有限公司

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  • 厂家SamSung 
  • 封装原厂封装! 
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  • 全新原装现货/另有约30万种现货,欢迎来电!
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  • 深圳市芯福林电子有限公司

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  • 真实库存全新原装正品!代理此型号
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  • 深圳市一线半导体有限公司

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  • 深圳市一线半导体有限公司

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  • 北京力通科信电子有限公司

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  • 深圳市特拉特科技有限公司

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  • 数量30000 
  • 厂家SAMSUNG 
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  • 原装正品,品质保证,值得你信赖
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  • 深圳市芯脉实业有限公司

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  • 数量6980 
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  • 深圳市瑞天芯科技有限公司

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  • 数量20000 
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  • 深圳现货库存,保证原装正品
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  • 深圳市创思克科技有限公司

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  • 深圳市科雨电子有限公司

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产品型号K6F2016U4E-EF55的概述

K6F2016U4E-EF55 芯片概述 K6F2016U4E-EF55是一款由现代(Hynix)半导体公司研发的高性能动态随机存取存储器(DRAM)。该芯片主要用于需要高存储密度和快速访问速度的电子设备。作为一种存储芯片,K6F2016U4E-EF55在多种应用中具有广泛的用途,包括计算机系统、嵌入式系统、消费电子产品等。它为现代电子设备提供了必要的操作速度和高效的功耗管理,适应了当前对高性能存储器的需求。 详细参数 K6F2016U4E-EF55的主要参数包括: - 存储容量:2 Mbit(256K × 8bit) - 存储类型:动态随机存取存储器(DRAM) - 工作电压:2.7V-3.6V - 访问时间:大约为60纳秒 - 封装类型:TSOP-II(薄型小型外形封装) - 工作温度:-40°C 至 +85°C - 引脚数:44引脚 - 数据传输速率:能够支持高速列存取,提升数据...

产品型号K6F2016U4E-EF55T的Datasheet PDF文件预览

Preliminary  
K6F2016U4E Family  
CMOS SRAM  
Document Title  
128K x16 bit Super Low Power and Low Voltage Full CMOS Static RAM  
Revision History  
Revision No. History  
0.0 Initial Draft  
Draft Date  
Remark  
February 21, 2001 Preliminary  
The attached datasheets are provided by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right to change the specifications and  
products. SAMSUNG Electronics will answer to your questions about device. If you have any questions, please contact the SAMSUNG branch offices.  
Revision 0.0  
- 1 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
128K x 16 bit Super Low Power and Low Voltage Full CMOS Static RAM  
FEATURES  
GENERAL DESCRIPTION  
· Process Technology: Full CMOS  
· Organization: 128K x16 bit  
· Power Supply Voltage: 2.7~3.3V  
· Low Data Retention Voltage: 1.5V(Min)  
· Three state output  
The K6F2016U4E families are fabricated by SAMSUNG¢s  
advanced full CMOS process technology. The families support  
industrial temperature range and 48 ball Chip Scale Package  
for user flexibility of system design. The families also support  
low data retention voltage for battery back-up operation with  
low data retention current.  
· Package Type: 48-TBGA-6.00x7.00  
PRODUCT FAMILY  
Power Dissipation  
Product Family  
Operating Temperature Vcc Range  
Speed  
PKG Type  
Standby  
(ISB1, Typ.)  
Operating  
(ICC1, Max)  
551)/70ns  
0.5mA2)  
K6F2016U4E-F  
Industrial(-40~85°C)  
2.7~3.3V  
2mA  
48-TBGA-6.00x7.00  
1. The parameter is measured with 30pF test load.  
2. Typical values are measured at VCC=3.0V, TA=25°C and not 100% tested.  
PIN DESCRIPTION  
FUNCTIONAL BLOCK DIAGRAM  
1
2
3
4
5
6
Clk gen.  
Precharge circuit.  
A
B
C
D
E
F
LB  
I/O9  
OE  
UB  
A0  
A3  
A1  
A4  
A2  
DNU  
I/O1  
I/O3  
Vcc  
Vcc  
Vss  
CS1  
I/O2  
I/O4  
I/O5  
I/O6  
WE  
Row  
Addresses  
Memory array  
1024 rows  
128 ´ 16 columns  
Row  
select  
I/O10  
Vss  
I/O11  
I/O12  
I/O13  
I/O14  
DNU  
A8  
A5  
A6  
DNU  
DNU  
A14  
A12  
A9  
A7  
I/O Circuit  
Column select  
Data  
cont  
Vcc  
A16  
A15  
A13  
A10  
Vss  
I/O1~I/O8  
Data  
cont  
I/O9~I/O16  
I/O15  
I/O16  
DNU  
I/O7  
I/O8  
DNU  
Data  
cont  
G
H
Column Addresses  
A11  
CS  
OE  
WE  
UB  
LB  
48-TBGA: Top View (Ball Down)  
Name  
Function  
Name  
Vcc  
Vss  
UB  
Function  
Control Logic  
CS1, CS2 Chip Select Inputs  
Power  
OE  
WE  
Output Enable Input  
Write Enable Input  
Address Inputs  
Ground  
Upper Byte(I/O9~16)  
Lower Byte(I/O1~8)  
Do Not Use  
A0~A16  
LB  
I/O1~I/O16 Data Inputs/Outputs  
DNU  
SAMSUNG ELECTRONICS CO., LTD. reserves the right to change products and specifications without notice.  
Revision 0.0  
February 2001  
- 2 -  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
PRODUCT LIST  
Industrial Temperature Products(-40~85°C)  
Part Name  
Function  
K6F2016U4E-EF55  
K6F2016U4E-EF70  
48-TBGA, 55ns, 3.0V  
48-TBGA, 70ns, 3.0V  
FUNCTIONAL DESCRIPTION  
CS  
H
X1)  
L
OE  
X1)  
X1)  
H
WE  
X1)  
X1)  
H
LB  
X1)  
H
L
UB  
X1)  
H
I/O1~8  
High-Z  
High-Z  
High-Z  
High-Z  
Dout  
I/O9~16  
High-Z  
High-Z  
High-Z  
High-Z  
High-Z  
Dout  
Mode  
Power  
Standby  
Standby  
Active  
Active  
Active  
Active  
Active  
Active  
Active  
Active  
Deselected  
Deselected  
X1)  
L
Output Disabled  
Output Disabled  
Lower Byte Read  
Upper Byte Read  
Word Read  
X1)  
L
L
H
H
L
L
H
H
L
L
H
H
L
L
High-Z  
Dout  
L
L
H
L
Dout  
X1)  
X1)  
X1)  
L
L
L
H
Din  
High-Z  
Din  
Lower Byte Write  
Upper Byte Write  
Word Write  
L
L
H
L
L
High-Z  
Din  
L
L
L
Din  
1. X means don¢t care.(Must be low or high state.)  
ABSOLUTE MAXIMUM RATINGS1)  
Item  
Voltage on any pin relative to Vss  
Voltage on Vcc supply relative to Vss  
Power Dissipation  
Symbol  
Ratings  
-0.2 to VCC+0.3V  
-0.2 to 3.6V  
1.0  
Unit  
V
VIN, VOUT  
VCC  
V
PD  
W
Storage temperature  
TSTG  
TA  
-65 to 150  
-40 to 85  
°C  
°C  
Operating Temperature  
1. Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Functional operation should be  
restricted to recommended operating condition. Exposure to absolute maximum rating conditions longer than 1seconds may affect reliability.  
Revision 0.0  
- 3 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
RECOMMENDED DC OPERATING CONDITIONS1)  
Item  
Symbol  
Vcc  
Min  
2.7  
0
Typ  
Max  
3.3  
Unit  
V
Supply voltage  
Ground  
3.0  
Vss  
0
-
0
V
Vcc+0.22)  
0.6  
Input high voltage  
Input low voltage  
VIH  
2.2  
-0.23)  
V
VIL  
-
V
Note:  
1. TA=-40 to 85°C, otherwise specified.  
2. Overshoot: Vcc+2.0V in case of pulse width £20ns.  
3. Undershoot: -2.0V in case of pulse width £20ns.  
4. Overshoot and undershoot are sampled, not 100% tested.  
CAPACITANCE1) (f=1MHz, TA=25°C)  
Item  
Input capacitance  
Symbol  
CIN  
Test Condition  
Min  
Max  
8
Unit  
pF  
VIN=0V  
VIO=0V  
-
-
Input/Output capacitance  
CIO  
10  
pF  
1. Capacitance is sampled, not 100% tested.  
DC AND OPERATING CHARACTERISTICS  
Typ1)  
Item  
Symbol  
ILI  
Test Conditions  
Min  
Max Unit  
Input leakage current  
Output leakage current  
VIN=Vss to Vcc  
-1  
-1  
-
-
1
1
mA  
mA  
ILO  
CS=VIH or OE=VIH or WE=VIL, VIO=Vss to Vcc  
Cycle time=1ms, 100%duty, IIO=0mA, CS£0.2V,  
LB£0.2V or/and UB£0.2V, VIN£0.2V or VIN³ VCC-0.2V  
ICC1  
ICC2  
-
-
2
mA  
Average operating current  
Cycle time=Min, IIO=0mA, 100% duty, CS=VIL,  
LB=VIL or/and UB=VIL, VIN=VIL or VIH  
70ns  
55ns  
-
-
-
-
-
-
17  
21  
0.4  
-
mA  
mA  
V
Output low voltage  
Output high voltage  
VOL  
VOH  
IOL = 2.1mA  
IOH = -1.0mA  
-
2.4  
V
Other input =0~Vcc  
Standby Current (CMOS)  
ISB1  
1) CS³ Vcc-0.2V(CS controlled) or  
2) LB=UB³ Vcc-0.2V, CS£0.2V(LB/UB controlled)  
-
0.5  
10  
mA  
1. Typical values are measured at VCC=3.0V, TA=25°C and not 100% tested.  
Revision 0.0  
- 4 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
3)  
AC OPERATING CONDITIONS  
VTM  
TEST CONDITIONS(Test Load and Test Input/Output Reference)  
Input pulse level: 0.4 to 2.2V  
2)  
R1  
Input rising and falling time: 5ns  
Input and output reference voltage: 1.5V  
Output load (See right): CL=100pF+1TTL  
CL=30pF+1TTL  
1)  
2)  
CL  
R2  
1. Including scope and jig capacitance  
2. R1=3070W, R2=3150W  
3. VTM =2.8V  
AC CHARACTERISTICS(Vcc=2.7~3.3V, Industrial product:TA=-40 to 85°C)  
Speed Bins  
55ns1)  
Parameter List  
Symbol  
Units  
70ns  
Min  
55  
-
Max  
Min  
Max  
Read Cycle Time  
tRC  
tAA  
-
55  
55  
25  
55  
-
70  
-
-
70  
70  
35  
70  
-
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
ns  
Address Access Time  
Chip Select to Output  
tCO  
tOE  
-
-
Output Enable to Valid Output  
UB, LB Access Time  
-
-
tBA  
-
-
Chip Select to Low-Z Output  
UB, LB Enable to Low-Z Output  
Output Enable to Low-Z Output  
Chip Disable to High-Z Output  
UB, LB Disable to High-Z Output  
Output Disable to High-Z Output  
Output Hold from Address Change  
Write Cycle Time  
tLZ  
10  
10  
5
10  
10  
5
Read  
tBLZ  
tOLZ  
tHZ  
-
-
-
-
0
20  
20  
20  
-
0
25  
25  
25  
-
tBHZ  
tOHZ  
tOH  
tWC  
tCW  
tAS  
0
0
0
0
10  
55  
45  
0
10  
70  
60  
0
-
-
Chip Select to End of Write  
Address Set-up Time  
-
-
-
-
Address Valid to End of Write  
UB, LB Valid to End of Write  
Write Pulse Width  
tAW  
tBW  
tWP  
tWR  
tWHZ  
tDW  
tDH  
45  
45  
40  
0
-
60  
60  
50  
0
-
-
-
Write  
-
-
Write Recovery Time  
-
-
Write to Output High-Z  
0
20  
-
0
20  
-
Data to Write Time Overlap  
Data Hold from Write Time  
End Write to Output Low-Z  
25  
0
30  
0
-
-
tOW  
5
-
5
-
1. The parameter is measured with 30pF test load.  
DATA RETENTION CHARACTERISTICS  
Typ2)  
Item  
Symbol  
VDR  
Test Condition  
Min  
1.5  
-
Max  
Unit  
V
CS³ Vcc-0.2V1)  
Vcc for data retention  
Data retention current  
Data retention set-up time  
Recovery time  
-
0.5  
-
3.3  
Vcc= 1.5V, CS³ Vcc-0.2V1)  
IDR  
2
-
mA  
tSDR  
0
See data retention waveform  
ns  
tRDR  
tRC  
-
-
1. 1) CS³ Vcc-0.2V(CS controlled) or  
2) LB=UB³ Vcc-0.2V, CS£0.2V(LB/UB controlled)  
2. Typical value are measured at TA=25°C and not 100% tested.  
Revision 0.0  
- 5 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
TIMING DIAGRAMS  
TIMING WAVEFORM OF READ CYCLE(1) (Address Controlled, CS=OE=VIL, WE=VIH, UB or/and LB=VIL)  
tRC  
Address  
tAA  
tOH  
Data Valid  
Data Out  
Previous Data Valid  
TIMING WAVEFORM OF READ CYCLE(2) (WE=VIH)  
tRC  
Address  
tOH  
tAA  
tCO  
CS  
tHZ  
tBA  
UB, LB  
OE  
tBHZ  
tOHZ  
tOE  
tOLZ  
tBLZ  
tLZ  
Data out  
High-Z  
Data Valid  
NOTES (READ CYCLE)  
1. tHZ and tOHZ are defined as the time at which the outputs achieve the open circuit conditions and are not referenced to output voltage  
levels.  
2. At any given temperature and voltage condition, tHZ(Max.) is less than tLZ(Min.) both for a given device and from device to device  
interconnection.  
Revision 0.0  
February 2001  
- 6 -  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
TIMING WAVEFORM OF WRITE CYCLE(1) (WE Controlled)  
tWC  
Address  
CS  
tWR(4)  
tCW(2)  
tAW  
tBW  
UB, LB  
tWP(1)  
WE  
tAS(3)  
tDW  
tDH  
High-Z  
High-Z  
Data in  
Data Valid  
tWHZ  
tOW  
Data Undefined  
Data out  
TIMING WAVEFORM OF WRITE CYCLE(2) (CS Controlled)  
tWC  
Address  
tWR(4)  
tCW(2)  
tAW  
tAS(3)  
CS  
tBW  
UB, LB  
WE  
tWP(1)  
tDW  
tDH  
Data Valid  
Data in  
Data out  
High-Z  
High-Z  
Revision 0.0  
- 7 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
TIMING WAVEFORM OF WRITE CYCLE(3) (UB, LB Controlled)  
tWC  
Address  
CS  
tWR(4)  
tCW(2)  
tAW  
tBW  
UB, LB  
WE  
tAS(3)  
tWP(1)  
tDH  
tDW  
Data Valid  
Data in  
High-Z  
Data out  
High-Z  
NOTES (WRITE CYCLE)  
1. A write occurs during the overlap(tWP) of low CS and low WE. A write begins when CS goes low and WE goes low with asserting UB  
or LB for single byte operation or simultaneously asserting UB and LB for double byte operation. A write ends at the earliest transi-  
tion when CS goes high and WE goes high. The tWP is measured from the beginning of write to the end of write.  
2. tCW is measured from the CS going low to the end of write.  
3. tAS is measured from the address valid to the beginning of write.  
4. tWR is measured from the end of write to the address change. tWR applied in case a write ends as CS or WE going high.  
DATA RETENTION WAVE FORM  
CS or LB/UB controlled  
Data Retention Mode  
tSDR  
tRDR  
VCC  
2.7V  
2.2V  
VDR  
CS³ VCC-0.2V or LB=UB³ Vcc-0.2V  
CS or LB/UB  
GND  
Revision 0.0  
- 8 -  
February 2001  
Preliminary  
K6F2016U4E Family  
CMOS SRAM  
Unit: millimeters  
PACKAGE DIMENSION  
48 TAPE BALL GRID ARRAY(0.75mm ball pitch)  
Top View  
B
Bottom View  
B
A1 INDEX MARK  
0.65  
B1  
0.65  
6
5
4
3
2
1
A
B
#A1  
C
D
E
F
G
H
B/2  
Detail A  
A
Side View  
D
Y
C
Min  
Typ  
0.75  
6.00  
3.75  
7.00  
5.25  
0.45  
0.90  
0.55  
0.35  
-
Max  
-
A
B
-
5.90  
-
Notes.  
6.10  
-
1. Bump counts: 48(8 row x 6 column)  
2. Bump pitch: (x,y)=(0.75 x 0.75)(typ.)  
3. All tolerence are ±0.050 unless  
otherwise specified.  
B1  
C
6.90  
-
7.10  
-
C1  
D
4. Typ: Typical  
0.40  
0.80  
-
0.50  
1.00  
-
5. Y is coplanarity: 0.08(Max)  
E
E1  
E2  
Y
0.30  
-
0.40  
0.08  
Revision 0.0  
- 9 -  
February 2001  
配单直通车
  •  
  • 供货商
  • 型号 *
  • 数量*
  • 厂商
  • 封装
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