CY25561:扩频时钟发生器

特征

■ 50 至166 MHz工作频率范围

■ 广泛的点差选择：9

■ 接受时钟和晶体输入

■ 低功耗

❐ 70 mW–66 MHz时的典型值

■ 频率扩展禁用功能

■ 中心扩频调制

■ 低循环抖动

■ 8-引脚SOIC封装

应用

■ 台式电脑、笔记本电脑和平板电脑

■ VGA控制器

■ LCD面板和显示器

■ 工作站和服务器

优点

■ 峰值EMI降低8至16 dB

■ 快速上市

■ 降低成本

一般说明

CY25561是一种扩频时钟发生器（SSCG）IC，用于减少当今高速数字电子系统中的电磁干扰（EMI）。

CY25561使用赛普拉斯专有的锁相环（PLL）和扩频时钟（SSC）技术来合成和频率调制参考时钟的输入频率。通过这样做，可以降低时钟基频和谐波频率（SSCLK）下的测量EMI。

辐射能量的减少可以显著降低遵守监管要求的成本和上市时间，而不会降低系统性能。

CY25561是一款非常简单且用途广泛的设备。通过编程S0和S1数字输入来选择频率和扩频百分比范围。这些输入使用三种逻辑状态，包括高（H）、低（L）和中（M）逻辑电平，从九个可用的扩频百分比中选择一个。

CY25561适用于参考频率在50至166 MHz范围内的应用。通过在S0和S1数字控制输入端使用三电平（高、低和中）逻辑，可以实现广泛的数字可选扩频百分比。

输出扩展（频率调制）对称地集中在输入频率上。扩频时钟控制（SSCC）功能可实现或可实现频率扩展，并便于在EMI测试期间比较系统性能。

CY25561采用8针SOIC封装，工作温度范围为0°C至70°C。

三电平逻辑

使用二进制逻辑，可以用两条控制线对四个状态进行编程，而三电平逻辑可以用两根控制线对九个逻辑状态进行编程。CY25561中的三电平逻辑是通过定义除标准逻辑“1”和“0”之外的第三逻辑状态来实现的。CY25561的引脚6和7通过施加到相应引脚的电压来识别逻辑状态。这些状态被定义为“0”（低）、“M”（中）和“1”（一）。这些状态中的每一个都有一个定义的电压范围，CY25561将其解释为“0”、“M”或“1”逻辑状态。每个逻辑状态的电压范围请参考表3。CY25561有两个等值电阻器，内部连接到引脚6和引脚7，产生默认的“M”状态。引脚6和/或7可以直接连接到地或VDD，以分别编程逻辑“0”或“1”状态。示例见图1。

图1:三电平逻辑示例

SSCG操作理论

CY25561是一款采用专有Cypress设计的PLL型时钟发生器。通过精确控制输出时钟的带宽，CY25561成为低EMI时钟发生器。以下章节将讨论CY25561的理论和详细操作。

电磁干扰

所有数字时钟的谐波都会产生不需要的能量。传统的数字时钟是方波，占空比非常接近50%。由于这种50/50的占空比，数字时钟的大部分谐波能量都是奇数谐波，即；第三、第五、第七等。通过增加基波时钟频率的带宽，可以减少基波和奇次谐波中包含的能量。传统的数字时钟具有非常高的Q因子；该频率的所有能量都集中在非常窄的带宽内，因此能量峰值更高。监管机构通过设备辐射的峰值能量来测试电子设备。通过降低基频和谐波频率的峰值能量，被测设备能够满足机构对电磁干扰的要求。减少EMI的传统方法使用屏蔽、滤波、多层PCB等。CY25561使用通过增加时钟带宽和降低Q值来降低时钟峰值能量的方法。

扩频时钟发生器

SSCG使用一项专利技术，在非常窄的带宽内调制时钟，并控制峰值和周期间的变化率。CY25561采用50至166 MHz范围内的窄带数字参考时钟，并产生一个在受控的启动和停止频率与精确变化率之间扫描的锁。要了解应用SSCG时锁会发生什么，请考虑一个占空比为50%的65 MHz时钟，如下图所示：

如果该时钟被施加到CY25561的Xin/CLK引脚，则引脚4（SSCLK）处的输出时钟在两个频率之间来回扫动。这两个频率F1和F2用于计算施加到引脚1处的参考时钟的扩频或带宽总量。当时钟从F1转换到F2时，时间量和扫描波形在SSCG时钟实现的EMI减少量中起着非常重要的作用。

调制域分析仪用于可视化扫描波形和扫描周期。图3显示了65 MHz SSCG时钟的调制曲线。请注意，实际的扫掠波形不是简单的正弦或锯齿波形。图3还显示了使用光谱分析仪对同一SSCG时钟的扫描。在此扫描中，您可以看到使用SSCG时钟时峰值RF能量减少了6.48 dB。

调制速率

频谱扩展时钟发生器使用频率调制（FM）在特定频带上分配能量。时钟的最大频率（Fmax）和最小频率（Fmin）决定了这个频带。从Fmin转换到Fmax并返回Fmin所需的时间是调制速率的周期Tmod。SSCG时钟的调制速率通常以频率或Fmod=1/Tmod表示。

输入时钟频率Fin和内部分频器计数Cdiv决定了调制速率。在某些SSCG时钟发生器中，所选范围决定了内部分频器计数。在其他SSCG时钟中，内部分频器计数在零件的工作范围内是固定的。CY25561具有固定的除法器计数，如图2所示。

图2:SSCG时钟，零件号，Fin=65 MHz

图3:应用示意图

上图3中的示意图演示了如何在典型应用中配置CY25561。此应用程序使用连接到引脚1的90 MHz参考时钟。由于使用了外部参考时钟，引脚8（XOUT）未连接。图3显示，由于CY25561的内部电阻分压器网络，引脚6没有连接，从而对逻辑“M”状态进行编程。编程逻辑“0”状态就像连接到逻辑地一样简单，如引脚7所示。通过这种配置，CY25561产生一个中心频率为90 MHz的SSCG时钟。