AD6649:中频分集接收机

特征

●在185 MHz AIN和245.76 MSPS的95 MHz带宽下，信噪比=73.0 dBFS

●185 MHz AIN和250 MSPS下的SFDR=85 dBc

●噪声密度=185 MHz、-1 dBFS AIN和250 MSPS时的-151.2 dBFS/Hz输入

●总功耗：1 W，带固定频率NCO，95 MHz FIR滤波器

●1.8V电源电压

●LVDS（ANSI-644电平）输出

●整数1比8输入时钟分频器（最大输入625 MHz）

●集成双通道ADC

◆采样率高达250 MSPS

◆中频采样频率达到400 MHz

◆内部ADC电压参考

◆灵活的输入范围：1.4 V p-p至2.1 V p-p（标称1.75 V p-p）

◆ADC时钟占空比稳定器

◆95 dB信道隔离/串扰

●集成宽带数字处理器

◆32位复数数控振荡器

◆具有2种模式的FIR滤波器

◆fS/4输出NCO的实际输出

●用于高效AGC实现的幅度检测位

●节能省电模式

●抽取、交织的LVDS真实数据输出

应用

●通信

●分集无线电系统

●多模数字接收机（3G）

●TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE

●通用软件无线电

●宽带数据应用

一般说明

AD6649是一款混合信号中频（IF）接收器，由双14位250 MSPS ADC和宽带数字下变频器（DDC）组成。AD6649旨在支持需要低成本、小尺寸、宽带和多功能性的通信应用。

双ADC内核采用多级差分流水线架构，集成输出纠错逻辑。每个ADC都具有宽带输入，支持各种用户可选的输入范围。集成电压参考简化了设计考虑。提供占空比稳定器来补偿ADC时钟占空比的变化，使转换器保持优异的性能。

功能框图

ADC数据输出在内部直接连接到接收器的数字下变频器（DDC）。数字接收机具有两个信道，并提供了处理灵活性。每个接收信道有四个级联的信号处理级：一个32位频率转换器（数控振荡器（NCO））、一个可选的采样率转换器、一个固定FIR滤波器和一个fS/4固定频率NCO。

除了接收机DDC之外，AD6649还具有简化系统接收机中自动增益控制（AGC）功能的几个功能。可编程阈值检测器允许使用ADC的快速检测输出位监测输入信号功率。如果输入信号电平超过可编程阈值，快速检测指示器将发出指示。由于该阈值指示器具有低延迟，用户可以快速调低系统增益，以避免ADC输入出现超范围情况。

数字处理后，数据直接路由到14位输出端口。这些输出以ANSI或降低的swingLVDS信号电平运行。

AD6649接收机能够数字化宽频带的中频频率。每个接收机都设计用于同时接收主信道和分集信道。与传统的模拟技术或集成度较低的数字方法相比，这种中频采样架构大大降低了组件成本和复杂性。在分集应用中，由于最终的NCO，输出数据格式是真实的，它将输出中心频率转换为fS/4。

灵活的断电选项可在需要时实现显著的节能。

设置和控制的编程是使用3针SPI兼容串行接口完成的。

AD6649提供64引脚LFCSP，适用于-40°C至+85°C的工业温度范围。该产品受美国专利保护。

产品亮点

1.集成双14位250 MSPS ADC。

2.集成宽带滤波器和32位复数NCO。

3.快速超量程和阈值检测。

4.专有的差分输入在高达400 MHz的输入频率下保持了出色的信噪比性能。

5.SYNC输入允许多个设备同步。

6.3针，1.8V SPI端口，用于寄存器编程和寄存器回读。

典型性能特性

除非另有说明，否则AVDD=1.8 V，DRVDD=1.8 V，采样率=250 MSPS，DCS启用，1.75 V p-p差分输入，VIN=-1.0 dBFS，32k采样，TA=25°C，固定频率NCO，95 MHz BW FIR滤波器。在接下来的FFT图中，当二次和三次谐波落入滤波器的通带时，会注意到它们的位置。当使用固定频率NCO和95 MHz FIR滤波器时，模拟输入端的-1.0 dBFS输入电平对应于-2.5 dBFS的输出电平。当使用可调频率NCO和100 MHz FIR滤波器时，输出电平为-1.3 dBFS。这些相应的输出电平降低是由于FIR滤波器损耗造成的。

工作原理

AD6649有两个模拟输入通道、两个滤波器通道和两个数字输出通道。中频（IF）输入信号在输出端口作为滤波和可选抽取的数字信号出现之前，会经过几个阶段。

双ADC设计可用于信号的分集接收，其中ADC在同一载波上以相同的方式工作，但来自两个单独的天线。ADC也可以在独立的模拟输入中运行。用户可以在ADC输入端使用适当的低通或带通滤波对直流至300 MHz的频率进行采样，而ADC性能几乎没有损失。允许操作400 MHz模拟输入，但以增加ADC噪声和失真为代价。

提供同步功能以允许在多个设备之间同步计时。AD6649的编程和控制是通过3针SPI兼容串行接口完成的。

ADC架构

AD6649架构由一个双前端采样和保持电路组成，后面是一个流水线开关电容ADC。每个阶段的量化输出在数字校正逻辑中被组合成最终的14位结果。流水线体系结构允许第一阶段对新的输入样本进行操作，其余阶段对前面的样本进行操作。采样发生在时钟的上升沿。

除最后一级外，流水线的每一级都由一个低分辨率闪存ADC组成，该ADC连接到开关电容数模转换器（DAC）和级间残差放大器（MDAC）。MDAC放大了重建的DAC输出和流水线中下一级的闪存输入之间的差异。每个阶段都使用一位冗余，以方便闪存错误的数字校正。最后一级由闪存ADC组成。

每个通道的输入级都包含一个差分采样电路，该电路可以以差分或单端模式进行交流或直流耦合。输出暂存块对齐数据、纠正错误，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许数字输出噪声与模拟核心分离。在断电期间，输出缓冲器进入高阻抗状态。

模拟输入注意事项

AD6649的模拟输入是一个差分开关电容器电路，其设计目的是在处理差分输入信号时实现最佳性能。

时钟信号交替地在采样模式和保持模式之间切换输入（见图2所示的配置）。当输入切换到采样模式时，信号源必须能够在1/2时钟周期内对采样电容器进行充电和设置。

每个输入端串联一个小电阻器可以帮助减少驱动源输出级所需的峰值瞬态电流。并联电容器可以放置在输入端，以提供动态充电电流。这种无源网络在ADC输入端创建了一个低通滤波器；因此，精确值取决于应用。 在中频（IF）欠采样应用中，应减少搜索电容器。结合驱动源阻抗，分流电容器限制了输入带宽。

图2:开关电容器输入

为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，输入应不同地平衡。

输入共模

AD6649的模拟输入端没有内部直流偏置。在交流耦合应用中，用户必须提供双向内部连接。为了获得最佳性能，建议将设备设置为VCM=0.5×AVDD（或0.9 V）。设计中包含一个板载共模电压基准，可从VCM引脚获得。建议使用VCM输出设置输入共模。当模拟输入的共模电压由VCM引脚电压（通常为0.5×AVDD）设置时，可以实现最佳性能。VCM引脚必须通过0.1μF电容器与地去耦，如应用信息部分所述。该去耦电容器应靠近引脚放置，以尽量减少零件和该电容器之间的串联电阻和电感。

差分输入配置

在差分输入配置下驱动AD6649时，可实现最佳性能。对于基带应用，AD8138、ADA4937-2、ADA4938-2和ADA4930-2差分驱动器为ADC提供了出色的性能和灵活的接口。

ADA4930-2的输出共模电压可以通过AD6649的VCM引脚轻松设置（见图3），并且可以在Sallen-Key滤波器拓扑中配置该驱动器，以提供输入信号的频带限制。

图3:使用ADA4930-2的差分输入配置

对于信噪比是关键参数的基带应用，建议使用差分变压器耦合的输入输出配置。图4展示了一个示例。为了偏置模拟输入，VCM电压可以连接到变压器次级绕组的中心抽头。

图4:差动变压器耦合配置

选择变压器时必须考虑信号特性。大多数射频变压器在低于几兆赫的频率下饱和。过高的信号功率也会导致核心饱和，从而导致失真。

在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以实现AD6649的真实信噪比性能。对于信噪比是关键参数的应用，建议使用差分双平衡-不平衡转换器耦合作为输入配置（见图6）。在这种配置中，输入端是交流耦合的，CML通过一个33Ω的电阻器提供给每个输入端。这些电阻器补偿输入平衡-不平衡转换器的损耗，为驱动器提供50Ω的阻抗。

在双平衡-不平衡转换器和变压器配置中，输入电容器和电阻器的值取决于输入频率和源阻抗。根据这些参数，可能需要调整输入电阻器和电容器的值，或者可能需要移除一些组件。下表显示了为不同输入频率范围设置RC网络的建议值。然而，这些值取决于输入信号和带宽，应仅用作起始指南。请注意，下表9中给出的值适用于图4和图6中所示的每个R1、R2、C2和R3组件。

在第二奈奎斯特区使用频率为变压器耦合输入的替代方案是使用具有可变增益的放大器。AD8375或AD8376数字可变增益放大器（DVGA）为驱动AD6649提供了良好的性能。图5显示了AD8376通过带通抗混叠滤波器驱动AD66449的示例。

注1.除1µH扼流电感器（COILCRAFT 0603LS）外，所有电感器均为coilcrafts®0603CS组件。所示滤波器值适用于以140MHz为中心的20MHz带宽滤波器。

图5:使用AD8376的差分输入配置

图6:差分双平衡输入配置

电压基准

AD6649内置稳定准确的电压参考。通过SPI改变参考电压可以调整满标度输入范围。ADC的输入跨度跟踪参考电压的线性变化。

时钟输入注意事项

为了获得最佳性能，AD6649采样时钟输入CLK+和CLK-应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+和CLK-引脚。这些引脚是双向的，不需要外部偏置。如果输入是浮动的，CLK-引脚会被拉低以防止spuriouslocking。

时钟输入选项

AD6649具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。如抖动考虑部分所述，无论使用哪种信号，时钟源抖动都是最令人担忧的。

图7和图8显示了AD6649时钟的两种优选方法（时钟频率高达625 MHz）。使用RF平衡-不平衡转换器或RF变压器将低抖动时钟源从单端信号转换为差分信号。

建议将RF平衡-不平衡转换器配置用于125 MHz至625 MHz之间的时钟频率，建议将RF变压器用于10 MHz至200 MHz的时钟频率。变压器上的背靠背肖特基二极管将AD6649的时钟偏移限制在约0.8 V p-p差。此限制有助于防止时钟的大电压摆动传递到AD6649的其他部分，同时保持信号的快速上升和下降时间，这对低抖动性能至关重要。

图7:变压器耦合差分时钟（高达200 MHz）

图8:巴伦耦合差分时钟（高达625 MHz）

如果低抖动时钟源不可用，另一种选择是将差分PECL信号交流耦合到采样时钟输入引脚，如图9所示。AD9510、AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、AD9517、AD9518、AD9520、AD9522、AD9523、AD9524和ADCLK905/ADCLK907/ADCLK925时钟驱动器具有出色的抖动性能。

图9:差分PECL采样时钟（最高625 MHz）

第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图10所示。AD9510、AD9511、AD9512、AD9513、AD9514、AD9515、AD9516、AD9517、AD9518、AD9520、AD9522、AD9523和AD9524时钟驱动器具有出色的抖动性能。

图10:差分LVDS采样时钟（最高625 MHz）

输入时钟分频器

AD6649包含一个输入时钟分频器，能够将输入时钟除以1到8之间的整数值。通电时，占空比稳定器（DCS）默认启用。

AD6649时钟分频器可以使用外部SYNC输入进行同步。寄存器0x3A的位1和位2允许时钟分频器在每个SYNC信号上或仅在写入寄存器后的第一个SYNC信号下重新同步。有效的SYNC会使时钟分频器重置为其初始状态。此同步功能允许多个部分对齐其时钟分频器，以确保同时进行输入采样。

时钟占空比

典型的高速ADC使用两个时钟沿来生成各种内部定时信号，因此可能对锁定占空比很敏感。通常，锁占空比需要±5%的公差来保持动态性能特性。

AD6649包含一个占空比稳定器（DCS），用于重新调整非采样（下降）沿，提供标称占空比为50%的内部时钟信号。这允许用户在不影响AD6649性能的情况下提供广泛的时钟输入占空比。

输入时钟上升沿的抖动仍然是首要问题，占空比稳定器不会减少抖动。占空比控制回路在标称时钟速率低于40 MHz时不起作用。循环有一个与之相关的时间常数，当时钟频率可以动态变化时，必须考虑这个时间常数。在动态时钟频率增加或减少后，DCSloop需要1.5μs至5μs的等待时间才能重新锁定到输入信号。在回路未锁定的时间段内，DCS回路被绕过，内部设备定时取决于输入时钟信号的占空比。在这种应用中，禁用工作循环稳定器可能是合适的。在所有其他应用中，建议启用DCScircuit以最大限度地提高交流性能。

抖动注意事项

高速、高分辨率ADC对时钟输入的质量很敏感。在给定的输入频率（fIN）下，由于抖动（tJ）导致的信噪比下降可以通过以下公式计算：

在该方程中，均方根孔径抖动表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。IF欠采样应用对抖动特别敏感，如图11所示。

图11:信噪比（95 MHz BW）与输入频率和抖动的关系

在孔径抖动可能影响AD6649动态范围的情况下，时钟输入应被视为模拟信号。时钟驱动器的电源应与ADC输出驱动器的电源分开，以避免用数字噪声调制时钟信号。低抖动、晶体控制振荡器是最好的时钟源。如果时钟是由另一种类型的源（通过门控、除法或其他方法）生成的，则应在最后一步用原始时钟重新计时。

有关与ADC相关的抖动性能的更多信息，请参阅AN-501应用说明，孔径不确定性和ADC系统性能，以及AN-756应用说明，采样系统和时钟相位噪声和抖动的影响。

功耗和待机模式

如图12所示，AD6649的功耗与其采样率成正比。图37中的数据是在与典型性能特征相同的操作条件下获得的。

图12:AD6649功率和电流与采样率

通过断言PDWN（通过SPI端口或通过断言PDW引脚为高），AD6649处于断电模式。在这种状态下，ADC通常消耗10 mW。在断电期间，输出驱动器处于高阻抗状态。断言PDWN引脚低会使AD6649返回正常工作模式。请注意，PDWN是指数字输出驱动器电源（DRVDD），不应超过电源电压。

通过关闭参考、参考缓冲器、偏置网络和时钟，实现了掉电模式下的低功耗。当进入断电模式时，内部电容器会放电，然后在恢复正常运行时必须重新充电。因此，唤醒时间与在断电模式下花费的时间有关，较短的断电周期会相应地缩短唤醒时间。

使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快的唤醒时间时保持内部参考电路通电。