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  • 深圳市芯福林电子有限公司

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  • 深圳市恒达亿科技有限公司

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  • 深圳市羿芯诚电子有限公司

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  • 深圳市晶美隆科技有限公司

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  • 深圳市福田区恒科电子商行

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  • 原装现货实单可谈样品可出
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  • 深圳市正信鑫科技有限公司

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  • 数量474000 
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  • 深圳市惊羽科技有限公司

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  • ▉▉¥4.3元一有问必回一有长期订货一备货HK仓库
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  • 深圳市恒意法科技有限公司

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  • 深圳市芯鹏泰科技有限公司

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  • 数量7536 
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  • 封装16-QFN(3x3) 
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  • 逻辑触发器IC原装现货
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  • 北京元坤伟业科技有限公司

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  • 封装贴/插片 
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  • 百分百原装正品,现货库存
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  • 深圳市恒达亿科技有限公司

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  • 0755-82772189 QQ:1245773710QQ:867789136
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  • 深圳市水星电子有限公司

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  • 厂家ON 
  • 封装16-QFN 
  • 批号23+ 
  • 确保原装正品,终端可支持一站式BOM配单
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  • 深圳市迈锐达科技有限公司

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  • 数量474500 
  • 厂家ONS 
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  • 原装现货!冷门优势库存
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  • 深圳市宗天技术开发有限公司

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  • 数量43 
  • 厂家ON/安森美 
  • 封装QFN-16 
  • 批号21+ 
  • 宗天技术 原装现货/假一赔十
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  • 深圳市浩兴林电子有限公司

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  • 数量6000 
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  • 批号2017+ 
  • 原装特价热卖QQ382716594
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  • 0755-82532799 QQ:382716594QQ:351622092
  • NLSF1174MNR2图
  • 深圳市励创源科技有限公司

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  • 数量35600 
  • 厂家ON 
  • 封装QFN 
  • 批号21+ 
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  • 深圳市一线半导体有限公司

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  • 深圳市一线半导体有限公司

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  • 深圳市一线半导体有限公司

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  • 深圳市宇川湘科技有限公司

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  • 数量23000 
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  • 深圳市科雨电子有限公司

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产品型号NLSF1174MNR2的概述

NLSF1174MNR2芯片概述 NLSF1174MNR2是一个四通道、低功耗的CMOS数字开关芯片,通常用于省电型数字电路和音频信号的开关管理。其设计初衷是为了解决在应用中需要高效率、快速切换和优良信号完整性的需求。广泛应用于便携式设备、消费电子、通信设备以及智能家居应用中,该芯片凭借其突出的性能受到设计工程师的青睐。 在过去的数年里,NLSF1174MNR2的市场表现出色,吸引了诸多先进的设计应用。低电压操作、宽工作温度范围及有效的信号控制是该芯片的主要特点。设计师在面对复杂的电路设计和对电能消耗要求严格的环境中,NLSF1174MNR2展现出了极大的优势。 NLSF1174MNR2的详细参数 NLSF1174MNR2芯片的一些关键参数如下: 1. 工作电压范围:1.8V至5.5V 2. 最大输入电压:VCC + 0.3V 3. 最大输出电流:±25mA 4. 频率响应:可支持高达...

产品型号NLSF1174MNR2的Datasheet PDF文件预览

NLSF1174  
Hex D Flip−Flop with  
Common Clock and Reset  
This device consists of six D flip−flops with common Clock and  
Reset inputs. Each flip−flop is loaded with a low−to−high transition of  
the Clock input. Reset is asynchronous and active low. All  
inputs/outputs are standard CMOS compatible.  
http://onsemi.com  
Features  
QFN−16  
MN SUFFIX  
CASE 485G  
Output Drive Compatibility: 10 LSTTL Loads  
Outputs Directly Interface to CMOS  
Operating Voltage Range: 2.0 to 6.0 V  
Low Input Current: 1.0 mA  
1
MSL Level 1  
MARKING DIAGRAM  
Chip Complexity: 162 FET  
Pb−Free Package is Available*  
16  
1
NLSF  
1174  
ALYW G  
G
Q0  
16  
Reset  
15  
V
Q5  
13  
CC  
14  
D0  
D1  
1
2
12  
11  
D5  
D4  
NLSF1174 = Device Code  
A
L
= Assembly Location  
= Wafer Lot  
Y
W
G
= Year  
= Work Week  
= Pb−Free Package  
(Note: Microdot may be in either location)  
Q1  
D2  
3
4
10  
9
Q4  
D3  
FUNCTION TABLE  
Inputs  
Clock  
X
Output  
Reset  
D
X
H
L
Q
L
L
5
6
7
8
H
L
H
H
H
H
Q3  
Q2  
GND  
Clock  
Center pad on bottom may be connected to V of device.  
CC  
L
X
X
No Change  
No Change  
This pad must be isolated or connected to V  
.
CC  
Figure 1. PIN ASSIGNMENT (Top View)  
ORDERING INFORMATION  
Device  
Package  
Shipping  
NLSF1174MNR2  
QFN−16 3000 / Tape & Reel  
NLSF1174MNR2G QFN−16 3000 / Tape & Reel  
(Pb−Free)  
†For information on tape and reel specifications,  
including part orientation and tape sizes, please  
refer to our Tape and Reel Packaging Specifications  
Brochure, BRD8011/D.  
*For additional information on our Pb−Free strategy and soldering details, please  
download the ON Semiconductor Soldering and Mounting Techniques  
Reference Manual, SOLDERRM/D.  
© Semiconductor Components Industries, LLC, 2006  
1
Publication Order Number:  
May, 2006 − Rev. 5  
NLSF1174/D  
NLSF1174  
Q0  
D0  
D1  
Q1  
Q2  
Q3  
Q4  
Q5  
D2  
D3  
DATA  
INPUTS  
NONINVERTING  
OUTPUTS  
D4  
D5  
CLOCK  
RESET  
Figure 2. LOGIC DIAGRAM  
DESIGN/VALUE TABLE  
Design Criteria  
Value  
40.5  
1.5  
Unit  
ea  
Internal Gate Count*  
Internal Gate Propagation Delay  
Internal Gate Power Dissipation  
ns  
5.0  
mW  
pJ  
Speed Power Product  
.0075  
*Equivalent to a two−input NAND gate.  
MAXIMUM RATINGS  
Parameter  
Symbol  
Value  
Unit  
V
DC Supply Voltage  
(Referenced to GND)  
(Referenced to GND)  
V
CC  
*0.5 to )7.0  
*1.5 to V )1.5  
DC Input Voltage  
V
IN  
V
CC  
DC Output Voltage  
(Referenced to GND) (Note 1)  
V
OUT  
*0.5 to V )0.5  
V
CC  
DC Input Current, per Pin  
DC Output Current, per Pin  
I
$20  
mA  
mA  
mA  
°C  
IN  
I
$25  
OUT  
DC Supply Current, V and GND Pins  
I
$50  
CC  
CC  
Storage Temperature Range  
Lead Temperature, 1 mm from Case for 10 Seconds  
Junction Temperature Under Bias  
Thermal Resistance  
T
STG  
*65 to )150  
PDIP, SOIC, TSSOP  
T
260  
°C  
L
T
)150  
°C  
J
QFN  
QFN  
q
80  
800  
°C/W  
mW  
JA  
Power Dissipation in Still Air at 85°C  
Moisture Sensitivity  
P
D
MSL  
Level 1  
Flammability Rating  
Oxygen Index: 30 to 35  
F
R
UL 94 V−0 @ 0.125 in  
ESD Withstand Voltage  
Human Body Model (Note 2)  
Machine Model (Note 3)  
Charged Device Model (Note 4)  
V
ESD  
u2000  
u100  
u500  
V
Latchup Performance  
Above V and Below GND at 85°C (Note 5)  
I
$300  
mA  
CC  
LATCHUP  
Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the  
Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect  
device reliability.  
1. I absolute maximum rating must be observed.  
O
2. Tested to EIA/JESD22−A114−A.  
3. Tested to EIA/JESD22−A115−A.  
4. Tested to JESD22−C101−A.  
5. Tested to EIA/JESD78.  
6. For high frequency or heavy load considerations, see the ON Semiconductor High−Speed CMOS Data Book (DL129/D).  
http://onsemi.com  
2
 
NLSF1174  
RECOMMENDED OPERATING CONDITIONS  
Parameter  
Symbol  
Min  
2.0  
0
Max  
Unit  
V
DC Supply Voltage  
(Referenced to GND)  
(Referenced to GND) (Note 7)  
V
CC  
6.0  
DC Input Voltage, Output Voltage  
Operating Temperature, All Package Types  
Input Rise and Fall Time (Figure 4)  
V , V  
IN OUT  
V
CC  
V
T
A
*55  
)125  
°C  
ns  
V
CC  
V
CC  
V
CC  
= 2.0 V  
= 4.5 V  
= 6.0 V  
t , t  
r f  
0
0
0
1000  
500  
400  
7. Unused inputs may not be left open. All inputs must be tied to a high− or low−logic input voltage level.  
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)  
Guaranteed Limit  
V
CC  
*555C to 255C v855C v1255C  
Symbol  
V
Parameter  
Test Conditions  
= 0.1 V or V – 0.1 V  
Unit  
Minimum High−Level Input Voltage  
V
V
IH  
2.0  
4.5  
6.0  
1.5  
3.15  
4.2  
1.5  
3.15  
4.2  
1.5  
3.15  
4.2  
V
OUT  
CC  
|I  
| v 20 mA  
OUT  
Maximum Low−Level Input Voltage  
Minimum High−Level Output Voltage  
V
= 0.1 V or V – 0.1 V  
| v 20 mA  
V
IL  
2.0  
4.5  
6.0  
0.5  
1.35  
1.8  
0.5  
1.35  
1.8  
0.5  
1.35  
1.8  
V
V
OUT  
CC  
|I  
OUT  
V
IN  
= V or V  
V
OH  
2.0  
4.5  
6.0  
1.9  
4.4  
5.9  
1.9  
4.4  
5.9  
1.9  
4.4  
5.9  
IH  
IL  
|I  
| v 20 mA  
OUT  
V
= V or V  
IH IL  
| v 4.0 mA  
| v 5.2 mA  
IN  
|I  
|I  
4.5  
6.0  
3.98  
5.48  
3.84  
5.34  
3.7  
5.2  
OUT  
OUT  
Maximum Low−Level Output Voltage  
Maximum Input Leakage Current  
V
= V or V  
| v 20 mA  
V
OL  
2.0  
4.5  
6.0  
0.1  
0.1  
0.1  
0.1  
0.1  
0.1  
0.1  
0.1  
0.1  
V
IN  
IH  
IL  
|I  
OUT  
V
IN  
= V or V  
IH IL  
| v 4.0 mA  
| v 5.2 mA  
|I  
|I  
4.5  
6.0  
0.26  
0.26  
0.33  
0.33  
0.4  
0.4  
OUT  
OUT  
V
V
= V or GND  
I
IN  
6.0  
6.0  
$0.1  
$1.0  
$1.0  
mA  
mA  
IN  
CC  
Maximum Quiescent Supply Current  
(per Package)  
= V or GND  
I
CC  
4.0  
40  
160  
IN  
CC  
I
= 0 mA  
OUT  
8. Information on typical parametric values, along with high frequency or heavy load considerations, can be found in the ON Semiconductor  
High−Speed CMOS Data Book (DL129/D).  
AC ELECTRICAL CHARACTERISTICS (C = 50 pF, Input t = t = 6.0 ns)  
L
r
f
Guaranteed Limit  
V
CC  
V
Symbol  
*555C to 255C v855C  
v1255C  
Parameter  
Unit  
Maximum Clock Frequency (50% Duty Cycle)  
(Figures 4 and 7)  
f
2.0  
4.5  
6.0  
6.0  
30  
35  
4.8  
24  
28  
4.0  
20  
24  
MHz  
max  
Maximum Propagation Delay, Clock to Q  
(Figures 5 and 7)  
t
t
2.0  
4.5  
6.0  
110  
22  
19  
140  
28  
24  
165  
33  
28  
ns  
ns  
ns  
PLH  
PHL  
Maximum Propagation Delay, Reset to Q  
(Figures 2 and 7)  
t
t
2.0  
4.5  
6.0  
110  
21  
19  
140  
28  
24  
160  
32  
27  
PLH  
PHL  
Maximum Output Transition Time, Any Output  
(Figures 4 and 7)  
t
t
2.0  
4.5  
6.0  
75  
15  
13  
95  
19  
16  
110  
22  
19  
TLH  
THL  
Maximum Input Capacitance  
C
10  
10  
10  
pF  
pF  
in  
Typical @ 255C, V = 5.0 V  
CC  
62  
Power Dissipation Capacitance, per Enabled Output (Note 10)  
C
PD  
9. For propagation delays with loads other than 50 pF, and information on typical parametric values, see the ON Semiconductor High−Speed  
CMOS Data Book (DL129/D).  
10.Used to determine the no−load dynamic power consumption: P = C  
2
V
f + I  
V
. For load considerations, see the ON  
D
PD CC  
CC CC  
Semiconductor High−Speed CMOS Data Book (DL129/D).  
http://onsemi.com  
3
 
NLSF1174  
TIMING REQUIREMENTS (C = 50 pF, Input t = t = 6.0 ns)  
L
r
f
Guaranteed Limit  
*555C to 255C  
v855C  
v1255C  
Min Max  
V
V
CC  
Min  
Max  
Min  
Max  
Parameter  
Figure Symbol  
Unit  
Minimum Setup Time, Data to Clock  
6
6
5
4
5
4
t
2.0  
4.5  
6.0  
50  
10  
9.0  
65  
13  
11  
75  
15  
13  
ns  
su  
Minimum Hold Time, Clock to Data  
t
2.0  
4.5  
6.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
ns  
ns  
ns  
ns  
ns  
h
Minimum Recovery Time,  
Reset Inactive to Clock  
t
2.0  
4.5  
6.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
5.0  
rec  
Minimum Pulse Width, Clock  
Minimum Pulse Width, Reset  
Maximum Input Rise and Fall Times  
t
t
2.0  
4.5  
6.0  
75  
15  
13  
95  
19  
16  
110  
22  
19  
w
w
2.0  
4.5  
6.0  
75  
15  
13  
95  
19  
16  
110  
22  
19  
t , t  
r
2.0  
4.5  
6.0  
1000  
500  
400  
1000  
500  
400  
1000  
500  
400  
f
CLOCK  
C
Q0  
Q
Q
Q
Q
Q
Q
D0  
D
R
RESET  
C
Q1  
Q2  
Q3  
Q4  
Q5  
D1  
D2  
D3  
D4  
D5  
D
R
R
R
R
R
C
D
C
D
C
D
C
D
Figure 3. Expanded Logic Diagram  
http://onsemi.com  
4
NLSF1174  
t
t
f
r
t
w
V
CC  
RESET  
V
CC  
90%  
50%  
CLOCK  
50%  
GND  
10%  
GND  
t
t
w
PHL  
1/f  
max  
Q
t
t
PHL  
PLH  
t
rec  
90%  
V
CC  
Q
50%  
10%  
50%  
CLOCK  
GND  
t
t
THL  
TLH  
Figure 4. Switching Waveform  
Figure 5. Switching Waveform  
TEST POINT  
OUTPUT  
VALID  
50%  
V
CC  
DATA  
DEVICE  
UNDER  
TEST  
GND  
C *  
L
t
su  
t
h
V
CC  
CLOCK  
50%  
GND  
*Includes all probe and jig capacitance  
Figure 6. Switching Waveform  
Figure 7. Test Circuit  
PIN1/PRODUCT ORIENTATION CARRIER TAPE  
USER DIRECTION OF FEED  
Figure 8.  
http://onsemi.com  
5
NLSF1174  
PACKAGE DIMENSIONS  
16 PIN QFN  
CASE 485G−01  
ISSUE C  
NOTES:  
D
A
1. DIMENSIONING AND TOLERANCING PER  
ASME Y14.5M, 1994.  
B
2. CONTROLLING DIMENSION: MILLIMETERS.  
3. DIMENSION b APPLIES TO PLATED  
TERMINAL AND IS MEASURED BETWEEN  
0.25 AND 0.30 MM FROM TERMINAL.  
4. COPLANARITY APPLIES TO THE EXPOSED  
PAD AS WELL AS THE TERMINALS.  
PIN 1  
LOCATION  
5.  
L
CONDITION CAN NOT VIOLATE 0.2 MM  
max  
E
MINIMUM SPACING BETWEEN LEAD TIP  
AND FLAG  
MILLIMETERS  
DIM MIN  
0.80  
A1 0.00  
MAX  
1.00  
0.05  
A
0.15  
C
TOP VIEW  
A3  
b
0.20 REF  
0.18  
0.15  
C
0.30  
D
3.00 BSC  
D2 1.65  
1.85  
E
3.00 BSC  
(A3)  
0.10  
0.08  
C
C
E2 1.65  
1.85  
e
K
L
0.50 BSC  
0.18 TYP  
0.30 0.50  
A
SEATING  
PLANE  
16 X  
SIDE VIEW  
D2  
A1  
C
e
L
16X  
EXPOSED PAD  
5
8
NOTE 5  
4
9
E2  
e
K
16X  
12  
1
16  
13  
16X b  
0.10  
0.05  
C
C
A
B
BOTTOM VIEW  
NOTE 3  
ON Semiconductor and  
are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further notice  
to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability  
arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages.  
“Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All  
operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights  
nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications  
intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should  
Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates,  
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NLSF1174/D  
配单直通车
NLSF1174MNR2产品参数
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是否无铅: 不含铅
生命周期:Active
零件包装代码:QFN
包装说明:QFN-16
针数:16
Reach Compliance Code:unknown
风险等级:5.72
系列:1174
JESD-30 代码:S-PQCC-N16
JESD-609代码:e0
长度:3 mm
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湿度敏感等级:NOT SPECIFIED
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功能数量:1
端子数量:16
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最低工作温度:-55 °C
输出极性:TRUE
封装主体材料:PLASTIC/EPOXY
封装代码:HVQCCN
封装形状:SQUARE
封装形式:CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
峰值回流温度(摄氏度):240
传播延迟(tpd):165 ns
认证状态:COMMERCIAL
座面最大高度:1 mm
最大供电电压 (Vsup):6 V
最小供电电压 (Vsup):2 V
标称供电电压 (Vsup):4.5 V
表面贴装:YES
温度等级:MILITARY
端子面层:TIN LEAD
端子形式:NO LEAD
端子节距:0.5 mm
端子位置:QUAD
处于峰值回流温度下的最长时间:30
触发器类型:POSITIVE EDGE
宽度:3 mm
Base Number Matches:1
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