锁相环及其应用电路设计案例分析

本例以集成锁相环CD4046为例，简要介绍其在锁相倍（分）频、频率合成和调制解调等方面的应用电路。

1．锁相倍<分）频锁相倍（分）频将一种频率变换为另一种频率。例如，将35kHz的频率变换为70kHz为二倍频，反之则为二分频。

图10-4所示为用CD4046实现任意数字的倍频或分频电路，CC4017和CC4022分别为分频比为M和N的分频器。当CD4046工作在锁定状态时，有fi／M= fo/N，即厶=Nf i／M。因此，只要通过调整分频比M和N，就可以实现相应的倍频或分频。

以一个100倍频电路为例，考虑到倍频系数大，可以选择M-1，N-100，因此，可以从电路中省去CC4017，而反馈支路上的100分频比则可以用BCD加法计数器CD4518构成。电路如图10-5所示。

CD4518为双BCD加法计数器，提供16脚多层陶瓷双列直插(D)、熔封陶瓷双列直插(J)、塑料双列直插(P)和陶瓷片状载体(C)4种封装形式。双列直插式的引脚排列、内部结构图和功能表分别如图10-6和表10-2所示。

CD4518由两个相同的同步4级计数器组成，计数器级为D型触发器。CD4518具有内部可交换CP和EN线，用于在时钟上升沿或下降沿加法计数。在单个单元运算中，EN输入保持高电平，且在CP上升沿进位。1CR和2CR复位端为离电平时，计数器清零。计数器MR5005R在脉动模式下可级联，将Q3连接至下一计数器的EN输入端，同时置后级计数器CP为低电平，可实现级联。为了构成100的分频系数，可将内部的计数器1与计数器2级联使用，即1Q3与2EN连接，然后将2CP、1CR、2CR和Vss接地。

刚开机时，fo可能不等于fi。假定fo<^，此时相位比较器2输出信号uv为高电平，经滤波后蝴逐渐升高使VCO输出频率fo迅速上升，fo增大值至fo=lOO fj。如果此时Ui滞后“。，则相位比较器2输出u,lf为低电平。uv经滤波后得到的Ud信号开始下降，这就迫使VCO对fa进行微调，最后达到folN=工，并且f2与fi的相位差△9一O。，进入锁定状态。如果此后fi又发生变化，锁相环能再次捕获fi，使fo与fi相位锁定。

2．锁相解调图10-7所示为CD4046锁相环用于调频信号的解调电路。当从引脚⑩输入一被音频信号调制的调频信号（中心频率与CD4046压控振荡器的中心频率相同），则相位比较器输出端将输出一个与音频信号具有相同变化频率的包络信号，经低通滤波器滤去载波后，即获得解调后的音频信号。

VCO的中心频率fo由Ri和Cl确定，设计参数时，只需由fo查（电源电压V DD为9V时的曲线，横坐标为Cl取值）求出Cl与Ri即可。

环路的相位比较器采用比较器1，因为需要锁相环系统中的中心频率fo等于调频信号的载频，这样会引起压控振荡器输出与输入信号产生不同的相位差，从而在压控振荡器输入端产生与输入信号频率变化相对应的电压变化，这个电压变化经源跟踪器隔离后在压控振荡器的解调输出端引脚⑩输出解调信号。

3．锁相信号发生器用CD4046的VCO组成的方波发生器，当其引脚⑨输入端接电源V DD或恒定直流控制电压时，电路起基本方波振荡器的作用，信号从引脚④输出。振荡器的充放电电容Cl接在引脚⑥与引脚⑦之间，调节电阻Ri阻值即可调整振荡器振荡频率。

4．锁相频率合成器频率合成器可在倍频（分频）电路基础上，通过合理地分配分频系数M和N实现。本设计的参考频率源选用COMS石英晶体多谐振荡器产生2MHz的矩形脉冲信号。

可变分频器由集成4位二进制同步加法计数器74LS161实现。这里采用4片74LS161通过预置数的方法实现可变分频。为提高工作速度，可采用的接法。利用同步方案最高可实现65536分频，预制值-65536-N。经过可变分频后获得的信号是窄脉冲信号，在输出端可利用74LS74对该信号进行二分频，以便获得方波信号，从而满足相位比较器1占空比的要求。此时的实际分频系数变为2N。