XCF01S用于与xilinx高级压缩技术兼容的配置内置数据解压器

系统可编程配置proms中的平台特点 用于配置Xilinx FPGas的系统内可编程Proms低功耗先进CMOS NOR闪存工艺 可承受20000个程序/擦除周期 在全工业温度范围（–40°C至+85°C）下运行 支持编程、原型制作的IEEE标准1149.1/1532边界扫描（JTAG）和测试 jtag命令启动标准的fpga配置 可级联存储较长或多个比特流 专用边界扫描（jtag）i/o电源（vccj） 与1.5v至3.3v电压等级兼容的i/o引脚•使用xilinx alliance ise和foundation ise系列软件包提供设计支持
XCF01S/XCF02S/XCF04S-3.3V电源电压-串行FPGA配置接口（高达33 MHz）-提供小型VO20和VOG20封装。XCF08P/XCF16P/XCF32P-1.8V电源电压-串行或并行的现场可编程门阵列配置接口（高达33兆赫）-可用于小型VO48、VOG48、FS48，fsg48包-设计修订技术支持存储和访问多个设计修订，用于与xilinx高级压缩技术兼容的配置内置数据解压器

介绍了xilinx平台flash系列在系统可编程配置proms。这些prom具有1到32兆位（mbit）的密度，为存储大型xilinx-fpga配置位流提供了一种易于使用、经济高效和可重编程的方法。平台flash prom系列包括3.3v xcfxs prom和1.8v xcfxxp prom。xcfxs版本包4-mbit、2-mbit和1-mbit prom
支持主串行和从串行fpga配置模式。xcfxxp版本包括32mbit、16mbit和8mbit prom，它们支持主串行、从串行、主选择映射和从选择映射的fpga配置模式

xcfxs平台flash prom框图

xcfxp平台flash prom框图

当fpga处于主串行模式时，它生成一个驱动prom的配置时钟。在cf高的情况下，ce和oe启用后很短的访问时间，prom数据（d0）管脚上的数据可用，该管脚连接到fpga din管脚。新数据在每个上升时钟边缘后的短访问时间内可用。fpga生成适当数量的时钟脉冲来完成配置。当fpga处于从串行模式时，prom和fpga都由外部时钟源进行时钟，或者可选地，仅对于xcfxxp prom，prom可用于驱动fpga的配置时钟。平台flash prom的xcfxxp版本还支持主选择映射和从选择映射（或从并行）fpga配置模式。当fpga处于master selectmap模式时，fpga生成驱动prom的配置时钟。当fpga处于slave selectmap模式时，外部振荡器生成驱动prom和fpga的配置时钟，或者可选地，xcfxxp prom可用于驱动fpga的配置时钟。忙得不可开交cf高，在ce和oe被启用后，proms数据（d0-d7）管脚上的数据可用。新数据在每个上升时钟边缘后的短访问时间内可用。数据被时钟输入位于cclk的下一上升沿上的fpga。自由运行的振荡器可用于从机并行/从机selecmap模式。平台flash prom的xcfxxp版本提供了其他高级功能。内置的数据解压器支持使用压缩的prom文件，而设计修订允许多个设计修订存储在单个prom上或跨多个prom存储。对于设计修订，外部引脚或内部控制位用于选择活动的设计修订。多平台flash prom设备可以级联以支持在瞄准更大的fpga设备或瞄准多个串联在一起的fpga时所需的更大配置文件。当使用xcfxxp平台flash prom的高级功能（如设计修改）时，只能为仅包含xcfxxp prom的级联链创建跨越级联prom设备的编程文件。如果高级xcfxp功能是如果未启用，则级联链可以同时包含xcfxxp和xcfxs prom。平台Flash PROM与所有现有的FPGA设备家族兼容。

系统可编程proms中的系统编程可单独编程，或两个或多个可菊花链在一起，并通过标准4针jtag协议在系统中编程，如图3所示。系统内编程提供快速有效的设计迭代，并消除不必要的包处理或设备插接。这个
使用xilinx impact软件和xilinx下载电缆、第三方jtag开发系统、jtag兼容板测试仪或模拟jtag指令序列的简单微处理器接口将编程数据序列传送到设备。IMPACT软件还输出串行矢量格式（SVF）文件，用于任何接受SVF格式的工具，包括自动测试设备。在系统编程过程中，ceo的输出被驱动得很高。在系统内编程期间，所有其他输出保持在高阻抗状态或保持在钳位水平。在推荐的工作电压和温度范围内，完全支持系统内编程。

oe/重置系统编程算法中的1/2/4 mbit xcfxs平台flash proms导致发出内部设备重置，导致oe/重置脉冲低。
外部编程xilinx可重编程proms也可以由xilinx多处理器桌面工具或第三方设备程序员编程。这提供了使用预编程设备的附加灵活性，并为将来的增强和设计更改提供了一种系统内可编程选项。
系统可编程产品中的可靠性和持久性Xilinx在系统程序/擦除周期中提供20000的保证持久性级别，并且最小数据保留期为20年。每个设备都符合此持续时间限制内的所有功能、性能和数据保留规范。
设计安全性xilinx in-system可编程平台flash prom设备采用先进的数据安全特性，充分保护fpga编程数据不被jtag非法读取。xcfxp proms也可以是pro编程以防止通过jtag意外写入。表4和表5分别显示了可用于xcfxxs prom和xcfxxp prom的安全设置。
读保护用户可以设置读保护安全位，以防止通过jtag读取或复制内部编程模式。读保护不阻止写操作。对于xcfxs prom，将为整个设备设置读保护安全位，重置读保护安全位需要擦除整个设备。对于xcfxxp prom，可以为单独的设计修订设置读保护安全位，重置读保护位需要删除特定的设计修订。
写保护xcfxp prom设备还允许用户写保护（或锁定）一个特定的设计版本，以防止意外删除或程序操作。一旦设置，在执行擦除或程序操作之前，必须重置单个设计版本的写保护安全位（使用unlock命令和isc_erase命令）。ieee 1149.1边界扫描（jtag）平台flash prom系列在系统编程方面与ieee标准1532兼容，并且完全符合ieee标准1149.1边界扫描（也称为jtag），jtag是ieee标准1532边界扫描的一个子集。提供了一个测试访问端口（TAP）和寄存器，以支持所有必需的边界扫描指令，以及许多由IEEE1149.1标准指定的可选指令。此外，jtag接口用于实现系统内编程（isp），以便于在平台flash prom设备上进行配置、擦除和验证操作。表6列出了平台flash proms支持的必需和可选边界扫描指令。有关边界扫描体系结构的完整描述以及所需和可选的说明，请参考ieee标准1149.1规范。
指令寄存器平台flash prom的指令寄存器（ir）在指令扫描序列期间连接在tdi和tdo之间。在准备指令扫描序列时，指令寄存器以固定的指令捕获模式并行加载。此模式先移到TDO（LSB），而指令则从TDI移到指令寄存器。
xcfxs指令寄存器（8位宽）xcfxs prom的指令寄存器（ir）为8位宽，在指令扫描序列期间连接在tdi和tdo之间。指令捕获模式的详细组成如图4所示。从xcfxs设备移出的指令捕获模式包括ir[7:0]。ir[7:5]是保留位，设置为逻辑“0”。如果设备当前处于系统配置（ISC）模式，则ISC状态字段ir[4]包含逻辑“1”；否则，它包含逻辑“0”。如果设备已在安全选项打开的情况下编程，则安全字段ir[3]包含逻辑“1”；否则，它包含逻辑“0”。ir[2]未使用，并且设置为“0”。剩余的位ir[1:0]被设置为ieee标准1149.1定义的“01”。xcfxxp指令寄存器（16位宽）xcfxxp prom的指令寄存器（ir）为16位宽，在指令扫描序列期间连接在tdi和tdo之间。指令捕获模式的详细组成如图5所示。从xcfxp设备移出的指令捕获模式包括ir[15:0]。ir[15:9]是保留位，设置为逻辑“0”。isc错误字段ir[8:7]在isc操作成功时包含“10”；否则在系统内配置（isc）操作失败时包含“01”。当擦除或程序操作成功时，擦除/程序（er/prog）错误字段ir[6:5]包含“10”当擦除或程序操作失败时，输入“01”。当设备忙于执行擦除或编程操作时，擦除/程序（ER/PROG）状态字段ir[4]包含逻辑“1”；否则，它包含逻辑“0”。如果设备当前处于系统配置（ISC）模式，则ISC状态字段ir[3]包含逻辑“1”；否则，它包含逻辑“0”。如果已成功编程采样设计版本，则“完成”字段ir[2]包含逻辑“1”；否则，逻辑“0”表示未完成编程。根据ieee标准1149.1的定义，剩余的位ir[1:0]被设置为'01'。

边界扫描寄存器边界扫描寄存器用于在extest、sample/preload和clamp指令期间控制和观察设备管脚的状态。平台flash prom上的每个输出管脚都有两个寄存器级，它们构成边界扫描寄存器，而每个输入管脚只有一个寄存器级。双向管脚总共有三个寄存器级，它们构成边界扫描寄存器。对于每个输出管脚，寄存器
最接近TDI的级控制并观察输出状态，最接近TDO的第二级控制并观察输出引脚的高Z启用状态。对于每个输入管脚，单个寄存器级控制并观察管脚的输入状态。双向管脚将这三个位组合在一起，首先是输入级位，然后是输出级位，最后是输出启用级位。输出使能级位最接近时差。

使用者索引寄存器指令给一个32位可编程的使用者索引通过使用用户指令，一个用户可编程识别码可以被移除以供检查。本代码在编程平台闪光灯的过程中被装入用户寄存器。如果设备在编程过程中被布朗克或不被装载，则用户注册的设备包括ffffffh。与用户模块一起，可为每个设计复习提供一个32-byte的用户码。用户代码是在编程过程中设置的，并且通常用于提供关于设计修订内容的信息。私人JTAG指令需要阅读客户代码。如果PROM是Blank，或者在编程过程中，或者如果特殊设计修订是PROM，则用户代码将包含所有内容。平台闪光灯PROM TAP特征：平台闪光灯PROM Family Performs both in-system programming and IEEE 1149.1 boundary-scan本简化系统设计与合金标准自动测试设备实现两个功能。下面描述了平台闪光灯前锥的AC特性。

xcfxxp内部振荡器的附加功能8/16/32 mbit xcfxxp平台flash proms包括一个可选的内部振荡器，可用于在fpga配置接口上驱动clkout和数据管脚。内部振荡器可以在设备编程期间启用，并且可以设置为默认频率或较慢的频率（级联时工作条件下的交流特性）。clkout 8/16/32 mbit xcfxxp平台flash prom包括可编程选项，用于启用clkout信号，该信号允许prom提供与配置接口上的数据对齐的源同步时钟。clkout信号来自两个时钟源之一：clk输入引脚或内部振荡器。在PROM编程过程中选择输入时钟源。输出数据位于clkout的上升沿。
CLKOUT信号在编程过程中启用，当CE低且OE/RESET高时激活。禁用时，CLKOUT引脚将进入高阻抗状态，并应在外部拉高以提供已知状态。当启用clkout的级联平台flash prom完成数据传输后，第一个prom禁用clkout并释放ceo pin以启用prom链中的下一个prom。一旦启用了可编程只读存储器（prom）且数据可供传输，下一个可编程只读存储器（prom）将开始驱动clkout信号。在无压缩的高速并行配置过程中，fpga在配置接口上驱动忙信号。当busy被断言为高时，proms内部地址计数器停止递增，当前数据值保留在数据输出上。当忙是高，prom将继续驱动clkout信号到fpga，时钟的fpga的配置逻辑。当现场可编程门阵列（fpga）停止工作，表示准备好接收额外的配置数据时，可编程门阵列（prom）将开始在配置接口上驱动新的数据。

解压8/16/32mbit xcfxxp平台flash proms包括一个内置的数据解压器，与xilinx高级压缩技术兼容。压缩平台flash prom文件使用impact软件从目标fpga位流创建。使用用压缩比特流编程的xcfxxp prom时，fpga配置只支持从串行和从selectmap（并行）配置模式。压缩率将取决于几个因素，包括目标设备系列和目标设计内容。解压选项在PROM编程过程中启用。prom在将时钟和数据同时驱动到fpga的配置接口之前对存储的数据进行解压缩。如果已启用解压缩，则平台闪存时钟输出引脚（CLK
out）必须用作配置接口的时钟信号，驱动目标fpga的配置时钟输入引脚（cclk）。必须选择PROM的CLK输入引脚或内部振荡器作为CLKOUT的源。连接到prom的任何目标fpga必须作为配置链中的从机运行，配置模式设置为从机串行模式或从机选择映射（并行）模式。当启用解压时，CLKOUT信号成为具有最大频率降低的受控时钟输出。当解压缩的数据还没有准备好时，clkout pin将进入high-z状态，并且必须从外部拉高才能提供已知的状态。启用解压缩时，将自动禁用忙输入。
设计修改设计修改允许用户在单个prom上或跨多个级联prom存储最多四个唯一的设计修改。8/16/32 mbit xcfxxp平台flash proms支持串行和并行模式下的设计修改。设计修改可以与压缩的prom文件一起使用，也可以在启用clkout功能时使用。prom编程文件和修订信息文件（.cfi）是使用impact软件创建的。cfi文件是在impact中启用设计修订编程所必需的。单个设计修订版由1到n 8 mbit内存块组成。如果单个设计修订包含的数据少于8mbits，则剩余空间将填充所有数据。较大的设计修订可以跨越多个8-mbit内存块，最后8-mbit内存块中剩余的任何空间都会填充所有空间。•单个32mbit prom包含四个8mbit内存块，因此可以存储多达四个独立的设计修订：一个32mbit设计修订，两个16mbit设计修订，三个8mbit设计修订，四个8mbit设计修订，等等。•由于每个版本的最小尺寸要求为8-mbit，单个16-mbit prom最多只能存储两个独立的设计版本：一个16-mbit设计版本、一个8-mbit设计版本或两个8-mbit设计版本。•单个8-mbit prom只能存储一个8-mbit设计修订版。较大的设计修改可以通过几个级联prom进行拆分。例如，两个32mbit prom最多可以存储四个独立的设计修订：一个64mbit设计修订、两个32mbit设计修订、三个16mbit设计修订、四个16mbit设计修订，等等。当cas一个16mbit的prom和一个8mbit的prom有24mbit的可用空间，因此最多可以存储三个独立的设计修订：一个24mbit的设计修订，两个8mbit的设计修订，或三个8mbit的设计修订。有关如何存储多个修订的一些基本示例，请参见图7。在impact中的文件生成过程中，设计修订分区将自动处理。在prom文件创建过程中，在用一组设计修订对平台flash prom进行编程后，为每个设计修订分配一个修订号：修订0='00'修订1='01'修订2='10'修订3='11'。可以使用外部rev_sel[1:0]引脚或使用内部可编程设计修订控制位来选择特定的设计修订。en_ext_sel管脚确定是否使用外部管脚或内部位来选择设计版本。当en_ext_sel较低时，设计修订选择由外部修订选择管脚rev_sel[1:0]控制。当en_ext_sel为高时，设计修订选择由内部可编程修订选择控制位控制。在通电期间，设计修订选择输入（管脚或控制位）在内部进行采样。通电后，当CE被断言（低）使能PROM输入时，在CF脉冲上升沿后再次对设计修改选择输入进行采样。然后在fpga配置接口上显示所选设计版本的数据。

prom到fpga的配置模式和连接摘要：fpga的i/o、逻辑功能和内部互连由包含在fpga位流中的配置数据建立。位流在通电时自动加载到fpga中，或者在命令时加载到fpga中，具体取决于fpga的模式管脚的状态。xilinx平台flash proms设计为直接下载到fpga配置接口。xcfxs平台flash proms支持的fpga配置方式包括：主串行和从串行。xcfxxp平台flash proms支持的fpga配置模式包括：主串行、从串行、主选择映射和从选择映射。下面是对支持的fpga配置模式的简要总结。有关设备配置的详细信息，包括目标fpga设备支持哪些配置模式，请参阅相应的fpga数据表。fpga主串行模式在主串行模式下，由fpga生成的配置时钟（cclk）同步外部存储器，自动加载位串行形式的配置位流。在通电或重新配置时，使用fpga的模式选择管脚来选择主串行配置模式。主串行模式提供了一个简单的配置接口。配置一个fpga只需要一条串行数据线、一条时钟线和两条控制线（init和done）。来自prom的数据在单个数据线（din）上顺序读出，通过prom的内部地址计数器访问，该计数器在cclk的每个有效上升沿上递增。串行位流数据必须在fpga内部生成的cclk信号的每个上升沿之前的短时间内设置在fpga的din输入引脚上。
通常，可以为fpga的内部生成的cclk选择宽范围的频率，该cclk总是以缓慢的默认频率开始。fpga的位流包含配置位，这些配置位可以将cclk切换到主串行配置序列剩余部分的更高频率。在比特流生成期间选择所需的cclk频率。将fpga设备连接到主串行配置模式的配置prom（图8）：•prom的数据输出驱动主fpga设备的din输入。•主fpga cclk输出驱动prom的clk输入；prom的ceo输出驱动菊花链中下一个prom的ce输入（如果有的话）。•所有prom的oe/reset管脚连接到所有fpga设备的init_b管脚。此连接确保在开始任何（重新）配置之前重置PROM地址计数器。•PROM CE输入可由DONE引脚驱动。第一个（或唯一的）prom的ce输入可以由所有目标fpga设备的done输出驱动，前提是done不是永久接地的。CE也可以被永久地限制在低位，但这会使数据输出保持激活状态，并导致不必要的ICC有源电源电流（工作条件下的直流特性）。•prom cf引脚通常连接到fpga的prog-b（或程序）输入端。仅对于xcfxxp，cf管脚是双向管脚。如果xcfxxp cf引脚未连接到fpga的prog_b（或程序）输入，则该引脚应绑在高位。从串行模式在从串行模式下，fpga以位串行形式从外部存储器加载由外部提供的时钟同步的配置位流。在通电或重新配置时，使用fpga的模式选择管脚来选择从串行配置模式。从串行模式提供了一个简单的配置接口。配置一个fpga只需要一条串行数据线、一条时钟线和两条控制线（init和done）。来自prom的数据在单个数据线（din）上顺序读出，通过prom的内部地址计数器访问，该计数器在cclk的每个有效上升沿上递增。串行位流数据必须在外部提供的cclk的每个上升沿之前的短时间内设置在fpga的din输入引脚上。将fpga设备连接到从串行配置模式的配置prom：•prom的数据输出驱动主fpga设备的din输入。•prom clkout（仅限xcfxxp）或外部时钟源驱动fpga的cclk输入。
•PROM的CEO输出驱动菊花链中下一个PROM的CE输入（如果有）。•所有prom的oe/reset管脚连接到所有fpga设备的init_b（或init）管脚。此连接确保在开始任何（重新）配置之前重置PROM地址计数器。•PROM CE输入可由DONE引脚驱动。第一个（或唯一的）prom的ce输入可以由所有目标fpga设备的done输出驱动，前提是done不是永久接地的。CE也可以被永久地限制在低位，但这会使数据输出保持激活状态，并导致不必要的ICC有源电源电流（工作条件下的直流特性）。•prom cf引脚通常连接到fpga的prog-b（或程序）输入端。仅对于xcfxxp，cf管脚是双向管脚。如果xcfxxp cf引脚未连接到fpga的prog_b（或程序）输入，则该引脚应绑在高位。串行菊花链多个fpga可以菊花链为串行配置从一个单一的来源。在配置了特定的fpga之后，下一个设备的数据在内部被路由到fpga的dout pin。通常情况下，在cclk的下降沿上dout pin的数据发生变化，尽管对于某些设备，在cclk的上升沿上dout pin发生变化。有关特定fpga设备的详细信息，请参阅相应的设备数据表。对于菊花链配置的时钟，可以将链中的第一个fpga设置为master serial，生成cclk，其余设备设置为slave serial，或者将所有的fpga设备设置为slave serial，并使用外部生成的时钟驱动fpga的配置接口。fpga主选择映射（并行）模式（1）在主选择映射模式下，字节范围的数据被写入fpga，通常有一个busy标志控制数据流，由fpga生成的配置时钟（cclk）同步。在通电或重新配置时，使用fpga的模式选择管脚来选择主选择映射配置模式。配置接口通常需要一条并行数据总线、一条时钟线和两条控制线（init和done）。此外，必须正确控制fpga的芯片选择、写入和繁忙管脚，以启用selectmap配置。配置数据逐字节从PROM读取在fpga内部生成的cclk信号的每个上升沿之前的短时间。如果fpga断言busy（高），则必须保持配置数据，直到busy变低。必须使用外部数据源或外部下拉电阻器来启用fpga的有源低芯片选择（cs或cs_b）和写入（write或rdwr_b）信号，以启用fpga的selectmap配置过程。主selectmap配置接口由fpga的内部振荡器计时。通常，可以为总是以慢的默认频率开始的内部生成的cclk选择宽范围的频率。fpga的位流包含配置位，这些配置位可以在主selectmap配置序列的其余部分将cclk切换到更高的频率。在比特流生成期间选择所需的cclk频率。配置后，selectMap端口的管脚可以用作其他用户I/O。或者，可以使用persist选项保留端口。将fpga设备连接到主selectmap（并行）配置模式的配置prom：•prom的数据输出驱动主fpga设备的[d0..d7]输入。•主fpga cclk输出驱动prom的clk输入；prom的ceo输出驱动菊花链中下一个prom的ce输入（如果有的话）。•所有prom的oe/reset管脚连接到所有fpga设备的init_b管脚。此连接确保在开始任何（重新）配置之前重置PROM地址计数器。•PROM CE输入可由DONE引脚驱动。第一个（或唯一的）prom的ce输入可以由所有目标fpga设备的done输出驱动，前提是done不是永久接地的。CE也可以被永久地限制在低位，但这会使数据输出保持激活状态，并导致不必要的ICC有源电源电流（工作条件下的直流特性）。•对于高频并行配置，所有prom的忙引脚都连接到fpga的忙输出。此连接确保prom的下一个数据转换延迟，直到fpga准备好下一个配置数据字节。•prom cf引脚通常连接到fpga的prog-b（或程序）输入端。仅对于xcfxxp，cf管脚是双向管脚。如果xcfxxp cf引脚未连接到fpga的prog_b（或程序）输入，则该引脚应绑在高位。fpga slave selectmap（parallel）mode（1）在slave selectmap模式下，字节范围的数据被写入到fpga中，通常有一个busy标志控制
由外部提供的配置时钟（CCLK）同步的数据。在通电或重新配置时，使用fpga的模式选择管脚来选择从selectmap配置模式。配置接口通常需要一条并行数据总线、一条时钟线和两条控制线（init和done）。此外，必须正确控制fpga的芯片选择、写入和繁忙管脚，以启用selectmap配置。配置数据在引脚[d0..d7]上逐字节从prom读取，通过prom的内部地址计数器访问，该计数器在cclk的每个有效上升沿上递增。比特流数据必须在所提供的cclk的每个上升沿之前的短时间内在fpga的[d0..d7]输入管脚处设置。如果fpga断言busy（高），则必须保持配置数据，直到busy变低。必须使用外部数据源或外部下拉电阻器来启用fpga的有源低芯片选择（cs或cs_b）和写入（write或rdwr_b）信号，以启用fpga的selectmap配置过程。配置后，selectMap端口的管脚可以用作其他用户I/O。或者，可以使用persist选项保留端口。将fpga设备连接到配置prom以实现从selectmap（并行）配置模式：•prom的数据输出驱动主fpga设备的[d0..d7]输入。•prom clkout（仅限xcfxp）或外部时钟源驱动fpga的cclk输入•prom的ceo输出驱动菊花链（如有）中下一个prom的ce输入。•所有prom的oe/reset管脚连接到所有fpga设备的init_b管脚。此连接确保在开始任何（重新）配置之前重置PROM地址计数器。•PROM CE输入可由DONE引脚驱动。第一个（或唯一的）prom的ce输入可以由所有目标fpga设备的done输出驱动，前提是done不是永久接地的。CE也可以被永久地限制在低位，但这会使数据输出保持激活状态，并导致不必要的ICC有源电源电流（工作条件下的直流特性）。•对于高频并行配置，所有prom的忙引脚都连接到fpga的忙输出。此连接确保PROM的下一次数据传输延迟

fpga selectmap（parallel）设备链（1）使用selectmap模式可以配置多个virtex ii fpga，并使其同时启动。要以这种方式配置多个设备，请并行连接所有设备的单个cclk、done、init、data（[d0.d7]）、write（write或rdwrwrwru-b）和busy管脚。如果所有设备配置为相同的比特流，则不使用回读，并且选择的cclk频率不需要使用忙信号，则cs-b管脚可以连接到公共线路，以便同时配置所有设备（图13）。通过附加的控制逻辑，可以依次断言每个设备的cs.b pin，然后启用适当的配置数据，从而分别加载各个设备。prom还可以为每个fpga存储单独的位流，以便在单独的设计修订版中进行selectmap配置。当使用设计修改时，通过断言en:ext已出售sel pin并使用rev，可以使用附加控制逻辑来选择适当的位流。对于并行配置链的时钟，链中的第一个fpga可以设置为master selectmap，生成cclk，其余设备设置为slave selectmap，或者所有的fpga设备都可以设置为slave selectmap，并且可以使用外部生成的时钟来驱动配置接口。同样，有关特定fpga设备的详细信息，包括目标fpga设备支持哪些配置模式，应参考相应的设备数据表。
级联配置prom在串行菊花链中配置多个fpga，在selectmap并行链中配置多个配置fpga，或配置需要更大配置位流的单个fpga时，级联提供ms附加内存。多平台flashprom可以通过ceo输出驱动下游设备的ec输入来连接。链中所有平台flash prom的时钟信号和数据输出相互连接。在读到第一个prom的最后一个日期后，第一个prom断言其ceo的输出很低，并将其输出驱动到
高阻抗状态。第二个prom识别其ec输入上的低电平，并立即启用其输出。配置完成后，如果prom oe/reset pin变低或ce变高，则所有级联prom的地址计数器复位。当使用xcfxxp平台flash prom的高级功能（包括时钟输出（clkout）选项、解压缩选项或设计修改）时，只能为仅包含xcfxp prom的级联链创建跨级联prom设备的编程文件。如果不使用高级功能，则级联prom链可以同时包含xcfxp和xcfxs prom。
启动fpga配置通过平台flash prom启动fpga配置的选项包括：1。启动2时自动配置。应用外部程序A B（或程序）脉冲3。应用jtag配置指令跟随fpga的通电顺序或prog的断言已经b（或program）pin，清除fpga的存储器配置，选择配置模式，并且fpga准备接受新的比特流配置。fpga的prog具有b pin，可以由外部源控制，或者，平台flash prom包含可以绑定到fpga的prog或b pin的cf pin。通过jtag执行配置指令，将cf输出低脉冲一次，持续300-500ns，复位fpga并启动配置。通过设置“加载fpga”选项，impact软件可以发出jtag config命令来启动fpga配置。在启用修改设计的情况下使用XCFxxp平台闪存PROM时，CF引脚应始终连接到FPGA上的Prog B（或Program）引脚，以确保在重置FPGA时对当前设计修改选择进行采样。xcfxxp从外部rev sel引脚或cf上升沿上的内部可编程版本选择位采样当前设计版本选择。当执行jtag config命令时，xcfxxp将在启动fpga配置序列之前采样新的设计版本。在未经设计修改的情况下使用xcfxxp平台flash prom时，如果cf pin未连接到fpga prog，则它变为b（或程序）pin，则xcfxxp cfpin应绑在高位。

配置prom到fpga设备接口连接图

在从串行模式下配置

配置多个设备主/从串行模式

在Slave SelectMap模式下配置

在主/从selectmap模式下配置具有相同模式的多个设备

在从串行模式下通过设计修改配置多个设备

在主选择映射模式下配置

复位和上电复位激活上电时，设备要求VCCINT电源在规定的VCCINT上升时间内单调上升至标称工作电压。如果电源无法满足此要求，则设备可能无法正确执行开机重置。在通电过程中，可编程只读存储器（PROM）将运行经验/复位保持在低位。一旦所需电源达到其各自的POR（上电复位）阈值，运行经验/复位释放将被延迟（至最小值），以允许电源在启动配置之前稳定更多的裕度。oe/复位引脚连接到外部4.7kΩ上拉电阻器，也连接到目标fpga的init引脚。对于使用缓慢上升电源的系统，可以使用额外的电源监测电路，通过将oe/reset引脚保持在较低的位置，来延迟目标配置，直到系统电源达到最低工作电压。当oe/reset被释放时，fpga的init pin被拉高，允许fpga的配置序列开始。如果功率降到

断电阈值（VCCPD），PROM复位，OE/RESET再次保持在低位，直到达到POR阈值。OE/复位极性不可编程。这些通电要求如图16所示。对于全功率平台flash prom，每当oe/reset被断言（低）或ce被解除（高）时，都会发生重置。地址计数器复位，ceo驱动高，其余输出处于高阻抗状态。注：1.xcfxs prom只要求vccint在释放oe/reset之前高于其por阈值。2.xcfxxp prom要求vccint升高到其por阈值以上，并要求vcco在释放oe/reset之前达到推荐的工作电压水平。
输入/输出输入电压容限和电源顺序每个可重新编程平台flash prom上的输入/输出完全是3.3v容限的。这使得3V CMOS信号可以直接连接到输入端而不会损坏。核心电源（VCCINT）、JTAG引脚电源（VCCJ）、输出电源（VCCO）和外部3V CMOS I/O信号可以按任意顺序应用。此外，仅对于xcfxs prom，当vcco以2.5v或3.3v供电，vccint以3.3v供电时，i/o具有5v的容限。这使得5V CMOS信号可以直接连接到电源xCFxS PROM的输入端而不会损坏。如果在提供5V输入信号时未能正确地为PROM供电，可能会导致XCFXS设备损坏。
待机模式每当CE被解除（高）时，PROM进入低功耗待机模式。在待机模式下，地址计数器被重置，ceo被驱动为高电平，其余输出处于高阻抗状态，而不管oe/重置输入的状态如何。要使设备保持低功耗待机模式，JTAG引脚tms、tdi和tdo不得拉低，TCK必须停止（高或低）。配置完成后，使用fpga完成信号驱动prom ce pin高以降低待机功率时，应使用外部上拉电阻。通常使用330Ω上拉电阻器，但有关推荐的完成引脚上拉值，请参阅相应的fpga数据表。如果done电路连接到指示fpga的led上配置完成，并且还连接到PROM CE引脚以启用低功耗待机模式，然后应使用外部缓冲器驱动LED电路
确保PROM的CE引脚上有有效的转换。如果PROM不需要低功耗待机模式，则CE引脚应接地