AD9246是14位，80 MSPS/105 MSPS/125 MSPS，1.8V模数转换器

特征

1.8V模拟电源操作；1.8 V至3.3 V输出电源；信噪比=71.7 dBc（72.7 dBFS）至70 MHz输入；SFDR=85 dBc至70 MHz输入；低功率：395兆瓦@125毫秒/秒；650mhz带宽差分输入；片上电压基准及采样保持放大器；DNL=±0.4最小有效位；灵活的模拟输入：1伏P至2 V P P范围；偏移二进制、灰色代码或二进制补码数据格式；时钟占空比稳定器；数据输出时钟；串行端口控制；内置可选数字测试模式生成可编程时钟和数据对齐。

应用

超声波设备；通信接收机中频采样；IS-95，CDMA一号，IMT-2000；电池供电仪表；手持式示波器低成本数字示波器。

一般说明

AD9246是一个单片，单1.8V电源，14位，80MSPS/105MSPS/125MSPS模数转换器（ADC），具有高性能采样保持放大器（SHA）和片上电压基准。该产品采用多级差分流水线结构和输出纠错逻辑，以125 MSPS的数据速率提供14位精度，并保证在整个工作温度范围内不会丢失代码。

宽带宽、真正的差分SHA允许各种用户可选择的输入范围和偏移量，包括单端应用。它适用于在连续信道中切换满标度电压电平的多路复用系统，以及在远远超过奈奎斯特速率的频率下对单信道输入进行采样。与以前可用的ADC相比，AD9246不仅节省了电源和成本，还适用于通信、成像和医学超声领域的应用。

差分时钟输入控制所有内部转换周期。占空比稳定器（DCS）可以补偿时钟占空比的大幅度变化，同时保持良好的ADC整体性能。

数字输出数据以偏移二进制、灰色代码或两种补码格式表示。提供一个数据输出时钟（DCO），以确保接收逻辑的正确锁存定时。

AD9246采用48引线LFCSP U VQ，在工业温度范围（-40°C至+85°C）内指定。

产品亮点

1、AD9246由一个1.8V电源供电，并配有一个单独的数字输出驱动电源，以适应1.8V到3.3V的逻辑系列。

2、专利的SHA输入保持了高达225MHz的输入频率的优异性能。

3、时钟DCS在很宽的时钟脉冲宽度范围内保持ADC的整体性能。

4、标准串行端口接口支持各种产品特性和功能，例如数据格式化（偏移二进制、双倍补码或灰色编码）、启用时钟DCS、断电和电压参考模式。

5、AD9246与AD9233的引脚兼容，允许从12位简单地迁移到14位。

操作理论

AD9246体系结构由前端采样保持放大器（SHA）和流水线开关电容ADC组成。在数字校正逻辑中，来自每个级的量化输出被组合成最终的14位结果。管道体系结构允许第一个阶段对一个新的输入样本进行操作，而其余阶段对前面的样本进行操作。采样发生在时钟的上升沿。

管道的每一级，不包括最后一级，由一个连接到开关电容DAC和级间剩余放大器（MDAC）的低分辨率闪存ADC组成。剩余放大器放大重建的DAC输出和下一级流水线中的flash输入之间的差异。每个阶段使用一位冗余，以便于对闪存错误进行数字校正。最后一级由一个flash ADC组成。

输入级包含一个差分SHA，它可以在差分或单端模式下耦合交流或直流。输出暂存块对齐数据，执行错误更正，并将数据传递到输出缓冲区。输出缓冲器由单独的电源供电，允许调整输出电压摆动。在断电期间，输出缓冲器进入高阻抗状态。

模拟输入注意事项

AD9246的模拟输入是差分开关电容器SHA，该SHA在处理差分输入信号时设计为最佳性能。

时钟信号在采样模式和保持模式之间交替切换SHA（见图36）。当SHA切换到采样模式时，信号源必须能够在半个时钟周期内为采样电容器充电并稳定下来。与每个输入串联的小电阻有助于降低驱动源输出级所需的峰值瞬态电流。

并联电容器可以放置在输入端，以提供动态充电电流。此无源网络在ADC输入端创建低通滤波器；因此，精确值取决于应用程序。

在欠采样应用中，应减少任何并联电容器。结合驱动源阻抗，这些电容器将限制输入带宽。

有关更多信息，请参阅应用说明AN-742，频率开关电容adc的域响应；和AN-827，放大器与开关电容adc接口的谐振方法以及模拟对话文章“用于宽带A/D转换器的变压器耦合前端”。

为了获得最佳的动态性能，驱动VIN+和VIN-的源阻抗应匹配，以便共模调节误差是对称的。这些误差通过ADC的共模抑制而减小。

内部差分参考缓冲器产生两个参考电压，用于定义ADC核心的输入范围。ADC核心的跨距由缓冲器设置为2×VREF。用户无法使用参考电压。提出了两个旁路点REFT和REFB进行解耦，以降低内部参考缓冲器的噪声。建议使用0.1μF电容器将REFT与REFB分离，如布局注意事项一节所述。

输入共模

AD9246的模拟输入没有内部直流偏置。在交流耦合应用中，用户必须在外部提供这种偏压。为获得最佳性能，建议将设备设置为V=0.55×AVDD；但是，设备的功能范围更广，性能合理（见图32）。设计中包括一个车载共模电压基准，可从CML引脚获得。当模拟输入的共模电压由CML引脚电压（通常为0.55×AVDD）设置时，可获得最佳性能。CML引脚必须通过0.1μF电容器与接地分离，如布局注意事项一节所述。

差分输入配置

以差分输入配置驱动AD9246可获得最佳性能。对于基带应用，AD8138差分驱动器提供了优异的性能和灵活的ADC接口。AD8138的输出共模电压很容易用AD9246的CML引脚设置（见图37），并且驱动器可以配置成Sallen键滤波器拓扑结构，以提供输入信号的频带限制。

对于信噪比是一个关键参数的基带应用，差动变压器耦合是推荐的输入配置（见图38）。CML电压可以连接到变压器二次绕组的中心抽头，以偏置模拟输入。

选择变压器时必须考虑信号特性。大多数射频变压器的饱和频率低于几兆赫，过大的信号功率会导致铁心饱和，从而导致失真。

在第二奈奎斯特区及以上的输入频率下，大多数放大器的噪声性能不足以达到AD9246的真实信噪比性能。对于信噪比是关键参数的应用，建议输入变压器耦合。

对于SFDR是关键参数的应用，推荐使用差分双巴仑耦合（见图40）。

作为在第二奈奎斯特区频率下使用变压器耦合输入的替代方案，可以使用AD8352差分驱动器（见图41）。

在任何配置中，并联电容器C的值取决于输入频率和源阻抗，可能需要减小或移除。表8显示了设置RC网络的建议值。但是，这些值取决于输入信号，应仅用作启动指南。

单端输入配置

尽管不推荐，但只要输入电压摆幅在AVDD电源内，就可以在单端输入配置中操作AD9246。单端操作可以在成本敏感的应用中提供足够的性能。

在这种配置中，由于输入共模振荡过大，SFDR和失真性能下降。如果每个输入端的源阻抗匹配，对信噪比性能的影响应该很小。图39详细说明了典型的单端输入配置。

电压基准

AD9246内置了稳定、准确的电压基准。输入范围可通过改变参考电压来调节应用于AD9246，使用内部引用或外部施加的参考电压。ADC的输入范围跟踪参考电压线性变化。各种各样的参考模式总结如下。参考文献去耦部分描述了参考的PCB布局的最佳实践和要求。

内部参考连接

AD9246内的比较器检测检测管脚并将引用配置为四个可能的如表9所示。如果理智是根植的参考放大器开关连接到内部电阻器分压器（见图42），将VREF设置为1V。将检测引脚连接到VREF开关参考将放大器输入到感测管脚，完成回路和提供0.5 V参考输出。

如果电阻分压器连接到芯片外部，如图所示在图43中，开关设置为检测引脚。这使得参考放大器在非垂直模式下与VREF输出定义为：

如果检测管脚连接到AVDD，则参考放大器已禁用，并且可以将外部参考电压应用于VREF引脚（参见外部参考操作部分）。ADC的输入范围总是等于内部或外部参考的参考管脚。

如果使用AD9246的内部基准驱动多个转换器以改善增益匹配，则必须考虑其他转换器对基准的加载。图44描述了负载对内部参考电压的影响。

外部参照操作

可能需要使用外部基准来提高ADC的增益精度或改善热漂移特性。图45显示了内部基准在1V和0.5V模式下的典型漂移特性。

当检测管脚绑定到AVDD时，内部引用被禁用，允许使用外部引用。内部电阻分压器用等效的6 kΩ负载加载外部参考（见图11）。此外，内部缓冲器生成ADC核心的正、负满标度参考。因此，外部参考必须限制在最大为1 V。

时钟输入注意事项

为获得最佳性能，AD9246采样时钟输入（CLK+和CLK-）应使用差分信号计时。信号通常通过变压器或电容器交流耦合到CLK+引脚和CLK-引脚。这些引脚内部偏置（见图5），不需要外部偏置。

时钟输入选项

AD9246具有非常灵活的时钟输入结构。时钟输入可以是CMOS、LVDS、LVPECL或正弦波信号。无论使用何种类型的信号，时钟源的抖动都是最受关注的（请参阅抖动注意事项一节）。

图46显示了一种对AD9246进行计时的首选方法。低抖动时钟源通过射频变压器从单端转换为差分信号。背靠背肖特基二极管跨变压器二次极限时钟偏移进入AD9246至约0.8 V P P差分。这有助于防止时钟的大电压波动通过AD9246的其他部分馈送，同时保持信号的快速上升和下降时间，这对低抖动性能至关重要。

如果低抖动时钟源不可用，另一种选择是将差分PECL信号与采样时钟输入引脚进行交流耦合，如图47所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515系列时钟驱动程序具有出色的抖动性能。

第三种选择是将差分LVDS信号交流耦合到采样时钟输入引脚，如图48所示。AD9510/AD9511/AD9512/AD9513/AD9514/AD9515系列时钟驱动程序具有出色的抖动性能。

在某些应用中，可以使用单端CMOS信号驱动采样时钟输入。在这种应用中，直接从CMOS栅极驱动CLK+，同时使用0.1μF电容器和39 kΩ电阻并联，绕过CLK-引脚接地（见图49）。CLK+可以直接从CMOS栅极驱动。该输入被设计为承受高达3.6 V的输入电压，使得驱动逻辑电压的选择非常灵活。当使用1.8V CMOS信号驱动CLK+时，需要使用0.1μF电容器和39 kΩ电阻（见图49）并联偏置CLK-引脚。用3.3V CMOS信号驱动CLK+时，不需要39 kΩ电阻（见图50）。

时钟占空比

典型的高速adc使用两个时钟边缘来产生各种内部定时信号。因此，这些adc可能对时钟占空比敏感。通常，时钟占空比需要±5%的公差，以保持动态性能特性。

AD9246包含一个占空比稳定器（DCS），它对非采样或下降沿进行重定时，提供具有50%标称占空比的内部时钟信号。这允许在不影响AD9246的性能的情况下有广泛的时钟输入占空比。如图31所示，当DCS打开时，噪声和失真性能在很宽的占空比范围内几乎是平坦的。

输入上升沿的抖动仍然是最重要的问题，并且不会被内部稳定电路降低。占空比控制回路通常不适用于小于20 MHz的时钟频率。在时钟速率可以动态变化的应用程序中，需要考虑与环路相关联的时间常数。这需要在动态时钟频率增加（或减少）后1.5μs至5μs的等待时间，然后DCS回路重新锁定至输入信号。在该时间段内，回路未被锁定，DCS回路被旁路，内部装置定时取决于输入时钟信号的占空比。在这种应用中，可以适当地禁用占空比稳定器。在所有其他应用中，建议DCS电路使AC性能最大化。

当在外部引脚模式（见表10）下运行时，可通过设置SDIO/DCS引脚或通过SPI（如表13所述）来启用或禁用DCS。

抖动注意事项

高速、高分辨率的adc对时钟输入的质量非常敏感。在给定的输入频率（f）下，由抖动（t）引起的信噪比下降计算如下：

在方程中，rms孔径抖动表示所有抖动源的均方根，包括时钟输入、模拟输入信号和ADC孔径抖动规范。如果欠采样应用对抖动特别敏感，如图51所示。

当孔径抖动可能影响AD9246的动态范围时，将时钟输入视为模拟信号。时钟驱动器的电源应与ADC输出驱动器电源分开，以避免用数字噪声调制时钟信号。电源也不应与模拟输入电路（如缓冲器）共用，以避免时钟调制到输入信号上，反之亦然。低抖动，晶体控制振荡器是最好的时钟源。如果时钟是从其他类型的源（通过选通、除法或其他方法）生成的，则应在最后一步由原始时钟重定时。

考应用注释AN-501，孔径不确定度和ADC系统性能和AN-756采样系统时钟相位噪声和抖动的影响，更深入与adc相关的抖动性能信息。

功耗和待机模式

如图52和53所示，AD9246所消耗的功率与其采样率成正比。数字功耗主要由数字驱动器的强度和每个输出位上的负载决定。最大DRVDD电流（I）可以计算为：

其中N是输出比特数，在AD9246的情况下为14。

当每一个输出位在每个时钟周期上切换时，即在奈奎斯特频率下的满量程方波F／2时，出现最大电流。在实际应用中，DRVDD电流是由平均输出位数的开关量确定的，该开关量由采样率和模拟输入信号的特性决定。减少输出驱动器的电容负载可以使数字功耗最小化。图52和图53中的数据是在与典型性能特性部分数据相同的操作条件下采集的，每个输出驱动器上有5 pF负载。

断电模式

通过断言PDWN引脚高，AD9246处于断电模式。在这种状态下，ADC通常耗散1.8 mW。断电时，输出驱动器处于高阻抗状态。重新确认PDWN引脚低将使AD9246返回其正常工作模式。该引脚的电压公差为1.8V和3.3V。

关机模式下的低功耗是通过关闭参考、参考缓冲区、偏置网络和时钟来实现的。REFT和REFB上的去耦电容器在进入断电模式时放电，然后在恢复正常工作时必须重新充电。因此，唤醒时间与断电模式下花费的时间相关；较短的断电周期会按比例缩短唤醒时间。对于推荐的0.1μF去耦电容在RFT和ReFB上，需要大约0.25毫秒来完全放电参考缓冲器去耦电容和0.35毫秒以恢复全操作。

待机模式

使用SPI端口接口时，用户可以将ADC置于断电模式或待机模式。待机模式允许用户在需要更快的唤醒时间时保持内部参考电路通电（请参阅内存映射部分）。

数字输出

AD9246输出驱动器可以配置为通过将DRVDD与接口逻辑的数字电源相匹配，与1.8 V至3.3 V逻辑系列接口。输出驱动器的大小可以提供足够的输出电流来驱动各种各样的逻辑系列。然而，大的驱动电流往往会导致电源上的电流故障，从而影响转换器的性能。需要ADC驱动大电容负载或大扇出的应用可能需要外部缓冲器或锁存器。

在外部引脚模式下运行时，通过设置SCLK/DFS引脚，可以为偏移二进制或双倍补码选择输出数据格式（见表10）。

如用户手册中所述，使用SPI控件时，可以为偏移二进制、双倍补码或灰色代码选择数据格式。

超出范围（或）条件

当模拟输入电压超出ADC的输入范围时，存在超出范围的条件。或是与特定采样输入电压对应的数据输出一起更新的数字输出。因此，或具有与数字数据相同的管道延迟。

或者当模拟输入电压在模拟输入范围内时为低，当模拟输入电压超过输入范围时为高，如图55所示。或保持高电平，直到模拟输入返回到输入范围内，并完成另一个转换。通过逻辑地将或位与MSB及其补码结合起来，可以检测到范围过高或范围过低的情况。表11是图56中使用与非门的超量程/超量程电路的真值表。

数字输出启用功能（OEB）

AD9246具有三态能力。如果OEB引脚低，则输出数据驱动程序启用。如果OEB管脚很高，则输出数据驱动器处于高阻抗状态。这不是为了快速访问数据总线。注意，OEB是指数字电源（DRVDD），不应超过该电源电压。

时机

AD9246的最低典型转换速率为10 MSPS。当时钟速率低于10毫秒/秒时，动态性能会降低。AD9246提供具有12个时钟周期的管道延迟的锁存数据输出。数据输出在时钟信号上升沿后的一个传播延迟（t）可用。输出数据线的长度和负载应最小化，以减少AD9246内的瞬变。这些瞬态会降低转换器的动态性能。

数据时钟输出（DCO）

AD9246提供数据时钟输出（DCO），用于捕获外部寄存器中的数据。数据输出在DCO的上升沿上有效，除非DCO时钟极性已通过SPI改变。

串行端口接口（SPI）

AD9246串行端口接口（SPI）允许用户通过ADC内部提供的结构化寄存器空间为特定功能或操作配置转换器。这取决于应用程序，为用户提供了附加的灵活性和定制。地址通过串行端口访问，可以通过端口写入或读取。内存被组织成字节，这些字节被进一步划分为字段，如内存映射部分所述。有关详细的操作信息，请参阅用户手册。

使用SPI的配置

如表13所示，三个引脚定义了该ADC的SPI。SCLK/DFS管脚同步显示给ADC的读写数据。SDIO/DCS双用途引脚允许从内部ADC内存映射寄存器发送和读取数据。CSB引脚是一个激活的低控制，启用或禁用读写周期。

CSB的下降沿与SCLK的上升沿共同决定了帧的开始。图57和表14提供了串行定时及其定义的示例。

其他涉及CSB的模式也可用。CSB可以无限期地保持低位以永久启用设备（这称为流媒体）。CSB可以在字节之间高挂起，以允许额外的外部计时。当CSB连接到高电平时，SPI功能被置于高阻抗模式。此模式开启任何SPI管脚辅助功能。

在指令阶段，发送16位指令。数据遵循指令阶段，长度由W0位和W1位确定。所有数据都由8位字组成。串行数据每个字节的第一位表示是否发出读或写命令。这允许串行数据输入/输出（SDIO）管脚将输入方向更改为输出方向。

除了字长之外，指令阶段还确定串行帧是读还是写操作，从而允许串行端口用于对芯片进行编程以及读取片上存储器的内容。如果指令是回读操作，则执行回读会导致串行数据输入/输出（SDIO）管脚在串行帧中的适当点处从输入更改为输出。

数据可以在MSB或LSB first模式下发送。MSB first是开机时的默认值，可以通过配置寄存器进行更改。有关更多信息，请参阅通过SPI与高速ADC的接口用户手册。

硬件接口

表13中描述的管脚包括用户编程设备和AD9246串行端口之间的物理接口。使用SPI接口时，SCLK和CSB管脚用作输入。SDIO管脚是双向的，在写入阶段作为输入，在回读期间作为输出。

SPI接口足够灵活，可由PROM或PIC微控制器控制。这为用户提供了使用替代方法编程ADC的能力。应用说明AN-812中详细描述了一种基于单片机的串行端口接口启动电路。

当不使用SPI接口时，一些管脚具有双重功能。在设备通电期间，当连接到AVDD或接地时，引脚与特定功能相关。

不带SPI的配置

在不与SPI控制寄存器接口的应用中，SDIO/DCS和SCLK/DFS管脚用作独立的CMOS兼容控制管脚。当设备通电时，假设用户打算使用管脚作为输出数据格式和占空比稳定器的静态控制线（见表10）。在此模式下，CSB芯片选择应连接到AVDD，这将禁用串行端口接口。有关更多信息，请参阅通过SPI与高速ADC的接口用户手册。

内存映射

读取内存映射寄存器表

内存映射寄存器表中的每一行都有八个地址位置。内存映射大致分为三个部分：芯片配置寄存器映射（地址0x00到地址0x02）、设备索引和传输寄存器映射（地址0xFF）和ADC功能映射（地址0x08到地址0x18）。

表15在第一列中以十六进制显示寄存器地址号。最后一列显示每个十六进制地址的默认值。位7（MSB）列是给定的默认十六进制值的开头。例如，十六进制地址0x14，输出相位，十六进制默认值为0x00。这意味着二进制位3=0，位2=0，位1=1，位0=1或0011。此设置是默认的输出时钟或DCO相位调整选项。默认值调整DCO阶段相对于标称DCO边缘90°和相对于数据边缘180°。有关此功能的更多信息，请参阅用户手册。

开放位置

此设备当前不支持标记为打开的位置。需要时，这些位置应使用0写入。仅当地址位置的一部分打开时（例如，地址0x14），才需要写入这些位置。如果整个地址位置是打开的（地址0x13），则不需要写入地址位置。

默认值

从复位开始，关键寄存器加载默认值。寄存器的默认值如表15所示。

逻辑电平

对两个寄存器的解释如下：

（1）、“Bit is set”与“Bit is set to Logic 1”同义，或“正在为位编写逻辑1。”

（2）、“Clear a bit”与“bit is set to Logic 0”同义，或“正在为位写入逻辑0。”

SPI可访问功能

下面是通过SPI可访问的特性列表，以及用户可以使用这些特性执行的操作的简要说明。在通过SPI用户手册与高速adc的接口中详细描述了这些特性。

（1）、设置关机或待机模式。模式：

（2）、通过SPI访问DCS。时钟：

（3）、数字调整转换器偏移。抵消：

（4）、将测试模式设置为输出位上有已知数据。测试I/O：

（5）、设置输出；改变输出驱动程序的强度。输出模式：

（6）、设置输出时钟极性。输出相位：

（7）、设置参考电压。参考电压：

布局注意事项

电源和接地建议

将电源连接到AD9246时，建议使用两个独立的电源：一个用于模拟（AVDD，1.8 V标称）和一个用于数字（DRVDD，1.8 V至3.3 V标称）。如果只有一个1.8V电源可用，则首先将其路由至AVDD，然后用铁氧体磁珠或滤波器扼流圈进行抽头和隔离，并使用去耦电容器连接至DRVDD。用户可以使用多个不同的去耦电容器来覆盖高频和低频。它们应靠近PC板级的入口点，并靠近跟踪长度最小的部件。

使用AD9246时，单块PC板接地平面就足够了。通过对PC板的模拟、数字和时钟部分进行适当的解耦和智能分区，可以轻松实现最佳性能。

暴露叶片热段塞建议

要求ADC底部的外露叶片连接到模拟接地（AGND），以实现AD9246的最佳电气和热性能。印刷电路板上的外露连续铜平面应与AD9246外露拨杆的针脚0相匹配。铜平面应该有几个通孔，以实现最低可能的电阻热路径，以便散热通过PCB底部。这些通孔应填充或塞住焊料。

为了最大化ADC和PCB之间的覆盖和粘附，通过将PCB上的丝网覆盖成几个均匀的部分来分割连续平面。这在回流过程中提供了两个连接点。使用一个没有分区的连续平面可以保证ADC和PCB之间只有一个连接点。PCB布局示例见图58。有关封装和芯片级封装的PCB布局的详细信息，请参阅应用说明AN-772，引线框架芯片级封装的设计和制造指南。

CML

应使用0.1μF电容器将CML引脚与接地分离，如图38所示。

RBIAS

AD9246要求用户在RBIAS引脚和接地之间放置一个10 kΩ电阻。该电阻器设置ADC磁芯的主电流基准，且应具有至少1%的公差。

参考解耦

VREF管脚应与一个低ESR 1.0μF电容器和一个0.1μF陶瓷低ESR电容器并联，从外部断开接地。在所有参考配置中，REFT和REFB是为减少由内部参考缓冲器引起的噪声而提供的旁路点。建议在REFT/REFB上放置一个外部0.1μF陶瓷电容器。在不需要放置0.1μF电容器的情况下，SNR性能下降约0.1 dB。所有参考去耦电容器应放置在尽可能靠近ADC的位置，且轨迹长度最小。

评估委员会

AD9246评估板提供在各种模式和配置下操作ADC所需的所有支持电路。转换器可以通过双巴伦配置（默认）或通过AD8352差分驱动器进行差分驱动。ADC也可以单端驱动。提供单独的电源引脚，以将DUT与AD8352驱动电路隔离。每个输入配置可以通过不同组件的正确连接来选择（参见图60到图70）。图59显示了用于评估AD9246交流性能的典型工作台特性设置。

用于模拟输入和时钟的信号源具有非常低的相位噪声（<1ps rms抖动）是实现转换器最佳性能的关键。为了达到规定的噪声性能，还需要对模拟输入信号进行适当的滤波，以消除谐波，降低输入端的集成或宽带噪声。请参见图60至图64，以获得完整的示意图和布局图，这些示意图和布局图演示了应在系统级别应用的路由和接地技术。

电源

这个评估板带有一个壁可安装的开关电源，提供6伏，2 A最大输出。以47赫兹至63赫兹的频率将电源连接至额定100伏交流电至240伏交流电墙壁插座。另一端是一个2.1毫米内径的插孔，在P500连接到PCB。一旦安装到PC板上，6 V电源在连接到5个低电压降线性稳压器（为板上的各个部分提供适当的偏压）之前将被熔断和调节。

在非故障状态下操作评估板时，可以拆下L501、L503、L504、L508和L509以断开开关电源。这使得用户能够对电路板的每个部分进行单独的偏置。使用P501连接不同的各部分供应。AVDD-DUT和DRVDD-DUT至少需要一个电流容量为1A的1.8V电源；但是，建议模拟和数字使用单独的电源。要使用AD8352选项操作评估板，需要一个具有1A电流能力的单独5.0V电源（AMP_VDD）。要使用备用SPI选项操作评估板，除了其他电源外，还需要单独的3.3V模拟电源。3.3V电源（AVDD U 3.3V）也应具有1A电流能力。焊料跳线J501、J502和J505允许用户组合这些电源（参见图64了解更多详细信息）。

输入信号

当连接时钟和模拟源时，使用低相位噪声的干净信号发生器，如Rohde&Schwarz SMHU或Agilent HP8644信号发生器或等效装置。使用1米长，屏蔽，RG-58，50Ω同轴电缆，以连接到评估板。输入ADC所需的频率和振幅。通常，来自Analog Devices，Inc.的大多数评估板可以接受约2.8 V p-p或13 dBm正弦波输入。连接模拟输入源时，建议使用带50Ω终端的多极窄带带通滤波器。模拟设备使用TTE、Allen航空电子设备和K&L型带通滤波器。如果可能，将过滤器直接连接到评估板。

输出信号

并行CMOS输出直接与模拟接口

设备标准单通道FIFO数据采集板

默认操作和跳线选择设置

以下是AD9246版本允许的默认和可选设置或模式列表。评估委员会。

权力

将评估工具包中提供的开关电源连接在47 Hz至63 Hz和P500处的额定100 V ac至240 V ac墙壁插座之间。

车辆识别号

评估板是为双巴伦配置模拟输入设置的，最佳阻抗为50Ω，匹配频率为70MHz。为了获得更多的带宽响应，可以改变或移除模拟输入端的差动电容器（见表8）。模拟输入的共模通过ADC的CML引脚从变压器的中心抽头发展而来（参见模拟输入注意事项部分）。

VREF

VREF通过将传感销通过JP507（引脚1和引脚2）。这导致ADC在2.0 V p-p满标度范围内工作。评价委员会还包括一个单独的外部参照选择。将JP507连接在针脚2和针脚3之间，连接JP501，并在E500处提供外部参考。电压参考章节详细说明了VREF选项的正确使用。

RBIAS

RBIA需要10 kΩ电阻（R503）接地，用于设置ADC核心偏置电流。

时钟

默认时钟输入电路是从使用高带宽1:1阻抗比变压器（T503）的简单变压器耦合电路导出的，该变压器向时钟路径添加非常低的抖动量。时钟输入端接50Ω，交流耦合以处理单端正弦波输入。变压器将单端输入转换为差分信号，该差分信号在输入ADC时钟输入之前被截断。

PDWN

要启用断电功能，请连接JP506，将PDWN引脚短接至AVDD。

CSB

CSB引脚在内部上拉，将芯片设置为外部引脚模式，以忽略SDIO和SCLK信息。要将CSB引脚控制连接到评估板上的SPI电路，请连接JP1引脚1和引脚2。要将芯片设置为串行管脚模式并启用SDIO和SCLK管脚上的SPI信息，请将JP1 low（连接管脚2和3）连接到始终启用模式。

SCLK/DFS系统

如果SPI端口处于外部pin模式，则SCLK/DFS pin设置输出的数据格式。如果管脚保持浮动，管脚会在内部下拉，将默认条件设置为二进制。连接JP2引脚2和引脚3将格式设置为两个补码。如果SPI端口处于串行引脚模式，连接JP2引脚1和引脚2将SCLK引脚连接到板载SPI电路（请参阅串行端口接口（SPI）部分）。

SDIO/DCS系统

如果SPI端口处于外部pin模式，SDIO/DCS pin动作设置占空比稳定器。如果管脚保持浮动，管脚会在内部上拉，将默认条件设置为“启用DCS”。要禁用DCS，请连接JP3引脚2和引脚3。如果SPI端口处于串行引脚模式，连接JP3引脚1和引脚2将连接SDIO引脚连接到车载SPI电路（请参阅串行端口接口（SPI）部分）。

备用时钟配置

差分LVPECL时钟也可用于使用AD9515（U500）对ADC输入进行时钟。使用此驱动器选项时，需要填充表16中列出的组件。有关更多信息，请参阅AD9515数据表。

要将模拟输入配置为驱动AD9515而不是默认的转换器选项，需要添加、删除和/或更改以下组件。

1、删除默认时钟路径中的R507、R508、C532和C533。

2、在默认时钟路径中用0Ω电阻器和C531填充R505。

3、填充R511、R512、R513、R515到R524、U500、R580、R582、R583、R584、C536、C537和R586。

如果使用振荡器，也可以使用两个振荡器封装选项（OSC500）来检查ADC的性能。JP508使用户在使用启用引脚的灵活性，这是大多数振荡器上常见的。填充OSC500、R575、R587和R588以使用此选项。

替代模拟输入驱动器配置

本节提供使用AD8352的替代模拟输入驱动器配置的简要说明。使用此特定驱动器选项时，需要填充某些组件，如表16所示。有关AD8352差分驱动器的更多详细信息，包括其工作原理和可选的管脚设置，请参阅AD8352数据表。

要将模拟输入配置为驱动AD8352而不是默认的转换器选项，需要添加、删除和/或更改以下组件。

1、删除默认模拟输入路径中的C1和C2。

2、在模拟输入路径中用200Ω电阻填充R3和R4。

3、使用除R594、R595和C502之外的所有组件填充可选放大器输入路径。注意，要终止输入路径，只应填充以下组件之一：R9、R592或R590和R591的组合。

4、使用模拟输入路径中的5 pF电容器填充C529。

目前，R561和R562装有0Ω电阻，以允许信号连接。如果需要其他要求，此区域允许用户设计过滤器。

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