AD9854数字合成器

特征：300兆赫内部时钟速率；fsk，bpsk，psk，chirp，am操作；双集成12位数模转换器（DAC）；超高速比较器，3ps均方根抖动；卓越的动态性能；100 MHz（±1 MHz）输出时80 dB SFDR；4×至20×可编程参考时钟乘法器双48位可编程频率寄存器；双14位可编程相位偏移寄存器；12位可编程调幅和开/关输出成形键控功能单脚FSK和BPSK数据接口；通过输入/输出接口的PSK能力；线性或非线性调频啁啾函数与单频点频率保持函数；频率斜坡fsk；自动双向扫频；正弦（x）/x校正；简化的控制接口；10 MHz串行2线或3线SPI兼容；100mhz并行8位编程；3.3V单电源；多重断电功能；单端或差分输入基准时钟；小型80引线LQFP或TQFP，带外露衬垫。

应用：灵活的正交低频合成；可编程时钟发生器；雷达和扫描系统的调频啁啾源；测试和测量设备；商用和业余射频激励器；时钟发生器模式下的总抖动小于25 ps rms。

一般说明

AD9854数字合成器是一种高度集成的器件，它采用先进的DDS技术，再加上两个内部高速、高性能的正交DAC，形成数字可编程的I和Q合成器功能。当参考一个精确的时钟源时，AD9854产生高稳定、频率相位、幅度可编程的正弦和余弦输出，可以用作通信、雷达和许多其他应用中的敏捷LO。AD9854的创新高速DDS核心提供48位频率分辨率（300 MHz系统CLK的1μHz调谐分辨率）。保持17位可确保出色的SFDR。

AD9854的电路结构允许在频率为150 MHz的频率下同时产生正交输出信号，可以以高达

每秒1亿个新频率。正弦波输出（外部滤波）可由内部比较器转换成方波，用于灵活时钟发生器应用。该设备提供两个14位相位寄存器和一个用于bpsk操作的单引脚。

对于高阶PSK操作，I/O接口可用于相位变化。12位i和q数模转换器，加上创新的dds架构，提供了出色的宽带和窄带输出sfdr。如果不需要正交函数，Q DAC也可以被配置为用户可编程控制DAC。当与比较器配置时，12位控制dac有助于在高速时钟生成器应用中进行静态占空比控制。

两个12位数字乘法器允许可编程调幅、开/关输出成形键控和精确的正交输出幅度控制。还包括chirp功能，以促进宽带扫频应用。AD9854的可编程4×至20×REFCLK乘法器电路从外部低频参考时钟内部产生300 MHz系统时钟。这为用户节省了实现300兆赫系统时钟源的费用和困难。

直接300兆赫时钟也可与单端或差分输入。支持单针常规fsk和斜坡fsk的增强光谱质量。AD9854采用先进的0.35μm CMOS技术，在单个3.3V电源上提供高水平的功能。

AD9854是与AD9852单音合成器兼容的针对针。规定在扩展的工业温度范围−40°C至+85°C下运行。

规格

V=3.3 V±5%，R=3.9 KΩ，外部参考时钟频率=30 MHz，AD9854ASVZ的REFCLK倍频器在10×处启用，AD9854ASTZ的外部参考时钟频率=20 MHz，REFCLK倍频器在10×处启用，除非另有说明。

1、基准时钟输入被配置为接受1 v p-p（典型）直流偏移方波或正弦波，中心位于施加的v或3 v ttl电平脉冲输入的一半。

2、内部400 mV P-P差分电压摆动等于施加在两个REFCLK输入引脚上的200 mV P-P。

3、I和Q增益不平衡可数字调节至小于0.01 dB。

4、每个单独块的管道延迟是固定的；但是，如果一个调整字的前8个msb为0，则延迟将变长。这是由于每个系统时钟周期的相位累积不足，无法向dac产生足够的lsb幅度。

5、如果可以省去诸如具有16个流水线延迟的逆SnC之类的特征，则总延迟减少了该量。

6、I/O UD CLK将数据从I/O端口缓冲区传输到编程寄存器。这种传输是用系统时钟来测量的。

7、占空比从1兆赫变化到100兆赫，1伏P-P正弦波输入，0.5伏阈值。

8、表示比较器的固有周期对周期抖动的贡献。输入信号为1v，40mhz方波，测量装置为波峰dts-2075。

9、比较器输入源于通过外部7极椭圆低通滤波器的模拟输出部分。单端输入，0.5 V P-P。比较器输出端接50Ω。

10、避免过度驱动数字输入。（参考图3中的等效电路。）

11、如果启用了所有设备功能，则不建议在最高环境温度85°C和最高内部时钟频率下同时操作设备。此配置可能导致违反150°C的最大模具连接温度。

12、所有功能均已启用。

13、除反向sinc外的所有功能均已启用。

14、除反向sinc和数字乘法器外的所有功能。

15、在大多数情况下，禁用逆sinc滤波器可将功耗降低约30%。

绝对最大额定值

高于绝对最大额定值的应力可能会对设备造成永久性损坏。这仅是一个应力额定值；设备在本规范操作章节所述条件或以上任何其他条件下的功能操作并不意味着。长期暴露在绝对最大额定条件下可能会影响设备的可靠性。

热阻

AD9854ASVZ 80导线TQFP封装的散热器必须焊接到PCB上。

要确定应用PCB上的结温，请使用以下公式：

哪里：TJ是以摄氏度表示的结温。t是以摄氏度表示的外壳温度，由用户在包装顶部中心测量。案例Ψ=0.3°C/W。JT；局部放电是功耗（PD）。

操作理论

AD9854正交输出数字合成器是一种高度灵活的设备，适用范围广泛。该装置由一个带48位相位累加器的nco、一个可编程参考时钟乘法器、逆sinc滤波器、数字乘法器、两个12位/300mhz dac、一个高速模拟比较器和接口逻辑组成。这种高度集成的装置可以被配置为合成LO、灵活时钟发生器或FSK/BPSK调制器。

Analog Devices，Inc.提供有关设备功能块的操作理论的技术教程。本教程包括通过dds设备的信号流的技术描述，并为各种数字合成实现提供基本应用信息。该文件是数字信号合成技术教程，可从模拟设备DDS网站www.analog.com/dds上的DDS技术库获得。

操作模式

AD9854有五种可编程操作模式。要选择一种模式，必须对控制寄存器中的三位（并行地址1f hex）进行编程。

单音（模式000）

这是断言主重置管脚时的默认模式。如果用户将此模式编程到控制寄存器中，也可以访问它。负责产生输出频率的相位累加器从默认值为0的频率调谐字1寄存器获得48位值。其余适用寄存器的默认值进一步定义了单音输出信号质量。

主复位后的默认值用0赫兹零相位的输出信号配置设备。在通电和复位时，i和q dacs的输出是等于中刻度输出电流的dc值。这是默认的模式振幅设置0。有关输出振幅控制的更多详细信息，请参见“开/关输出成形键控”（OSK）部分。必须对28个程序寄存器中的全部或部分进行编程，以产生用户定义的输出信号。

图35显示了从默认条件（0Hz）到用户定义的输出频率（F1）的转换。与所有模拟设备DDS设备一样，频率调谐字的值由：FTW=（期望输出频率×2）/sysclkn

哪里：n是相位累加器分辨率（在本例中为48位）；期望输出频率以赫兹表示；FTW（频率调谐字）是十进制数。

计算出十进制数后，必须四舍五入为整数，然后转换为二进制格式，即48个二进制加权1和0的序列。基本正弦波DAC输出频率范围为DC到一半SyscLk。

频率的变化是相位连续的，这意味着新频率的第一个采样相位值是从上一个频率的最后一个采样相位值开始参考的。

AD9854的I和Q DAC总是90°异相。14位相位寄存器不独立地调整每个dac输出的相位。相反，两个dac都受到相位偏移变化的同等影响。

单音模式允许用户控制以下信号质量：输出频率达到48位精度；输出幅度达到12位精度；用户定义的固定振幅控制；可变、可编程振幅控制；自动、可编程、单针控制的开/关输出成形键控；输出相位至14位精度

这些质量可以通过8位并行编程端口以100 MHz并行字节速率或10 MHz串行速率来改变或调制。合并此属性允许在单音模式下执行FM、AM、PM、FSK、PSK和ASK操作。

无阻尼FSK（模式001）

当选择了无阻尼fsk模式时，dds的输出频率是加载到频率调谐字寄存器1和频率调谐字寄存器2的值和管脚29的逻辑电平（fsk/bpsk/hold）的函数。引脚29上的逻辑低选择f1（频率调谐字1，并行地址4hex到并行地址9hex），逻辑高选择f2（频率调整字2，并行寄存器地址A十六进制到并行寄存器地址F十六进制）。频率的变化是相位连续的，并且内部与fsk数据管脚（管脚29）一致；但是，fsk数据信号和dac输出之间存在确定的管道延迟。

图36中所示的无阻尼fsk模式表示数字数据的传统fsk、无线电传打字机（rtty）或电传打字机（tty）传输。fsk是一种非常可靠的数字通信手段，但它对射频频谱的带宽利用率很低。倾斜fsk，如图37所示，是一种节省带宽的方法。

倾斜FSK（模式010）

该模式是fsk的一种方法，其中从f1到f2的变化不是瞬时的，而是以频率扫描或倾斜的方式完成的（倾斜符号表示扫描是线性的）。尽管线性扫频（或称频率渐变）很容易自动完成，但它只是众多方案中的一种。其他频率转换方案可以通过以分段方式改变斜坡速率和斜坡步长来实现。

频率斜坡，无论是线性的还是非线性的，除了一次频率f1和f2外，还需要输出f1和f2之间的许多中间频率。图37和图38描绘线性斜坡fsk信号的频率与时间特性。

注意，在倾斜fsk模式下，要求将delta frequency word（dfw）编程为正的twos补码值。另一个要求是在频率调谐字1寄存器中对最低频率（f1）进行编程。

ramped fsk的目的是通过用更渐进的、用户定义的频率变化替换瞬时频率变化来提供比传统fsk更好的带宽抑制。在F1和F2的驻留时间可以等于或远远大于在每个中间频率所花费的时间。用户控制在f1和f2的停留时间、中间频率的数目以及在每个频率上花费的时间。与无阻尼fsk不同，斜坡fsk要求将最低频率加载到f1寄存器，将最高频率加载到f2寄存器。

必须对多个寄存器进行编程，以指示dds中频步进（48位）的分辨率和每一步所花的时间（20位）。此外，在操作之前，应切换控制寄存器中的CLR ACC1位（低-高-低），以确保频率累加器从全0输出条件开始。对于分段的非线性频率转换，必须在频率转换过程中重新编程寄存器，以影响所需的响应。

并行寄存器地址1a（十六进制）到并行寄存器地址1c（十六进制）包括20位斜坡速率时钟寄存器。这是一个倒计时计数器，每当计数达到0时输出一个脉冲。当fsk输入引脚29发生逻辑电平变化时，计数器激活。此计数器以系统时钟速率运行，最大300 MHz。每个输出脉冲之间的时间周期如下：（n+1）×系统时钟周期

其中n是用户编程的20位斜坡速率时钟值。

n的允许范围为1到（2-1）。此计数器的输出对图39所示的48位频率累加器进行时钟计时。斜坡速率时钟确定在f1和f2之间的每个中频上花费的时间量。当达到目标频率时，计数器自动停止。在f1和f2的停留时间由fsk输入管脚29在达到目的频率后保持高或低的持续时间来确定。20并行寄存器地址10十六进制到并行寄存器地址15十六进制包括48位、两个补码、增量频率字寄存器。每当这个48位字从斜坡速率计数器接收到时钟脉冲时，它就被累加（加到累加器的输出中）。该累加器的输出被加到f1或f2频率字上或从中减去，然后输入48位相位累加器的输入，该相位累加器形成正余弦波输出的数值相位步进。以这种方式，输出频率根据管脚29的逻辑状态在频率上递增和递减。这个斜坡速率是20位斜坡速率时钟的函数。当达到目的地频率时，斜坡速率时钟停止，停止频率累积过程。

一般来说，与f1或f2调谐字的值相比，δ频率字的值要小得多。例如，如果f1和f2在13mhz时相隔1khz，则delta frequency字可能只有25hz。

图41显示，过早切换会导致渐变立即自行反转，并以相同的速率和分辨率继续，直到达到原始频率。

控制寄存器在并行寄存器地址1f hex处包含一个三角形位。在模式010中将该位设置为高将导致F1和F2之间的自动上升和下降，而不必切换管脚29，如图40所示。一旦三角位设置为高，引脚29的逻辑状态就没有影响。此函数使用斜坡速率时钟时间周期和增量频率字的步长形成从f1到f2和返回f1的连续扫描线性斜坡，在每个频率上具有相等的停留时间。使用此功能可在从直流到奈奎斯特的任意两个频率之间自动扫描。

在三角位设置为高的倾斜fsk模式下，当三角位上升沿出现时，根据引脚29（fsk输入引脚）上的逻辑电平，自动扫频从f1或f2开始（图42）。如果fsk数据位是高而不是低，则选择f2而不是f1作为起始频率。在斜坡fsk模式中的附加灵活性是由ad9854在从f1到f2的斜坡过程中随时响应48位delta频率字和/或20位斜坡速率计数器的变化的能力提供的，反之亦然。为了产生这些非线性频率变化，有必要将不同斜率的线性斜坡分段组合。这是通过编程并以一定的速率或斜率执行线性斜坡，然后改变斜率（通过改变斜坡速率时钟或增量频率字，或两者兼而有之）来实现的。在到达目的地频率之前，可以根据需要频繁地改变斜坡，以形成所需的非线性频率扫描响应。使用32位内部更新时钟（参见内部和外部更新时钟部分）可以精确地对这些分段变化进行计时。非线性斜坡fsk具有如图43所示的啁啾函数的外观。斜坡fsk函数和chirp函数的区别在于，fsk仅限于f1和f2之间的操作，而chirp操作没有f2限制频率。

另外两个控制位（clr acc1和clr acc2）在倾斜fsk模式下可用，允许更多选项。如果clr acc1（寄存器地址1f hex）设置为高，则清除48位频率累加器（acc1）输出，并使用一个系统时钟持续时间的可重触发单脉冲。如果clr acc1位保持高位，则在每个更新时钟的上升沿上发送一次脉冲。其效果是中断当前斜坡，将频率重置为起点（f1或f2），然后继续以先前的速率上升（或下降）。即使已达到静态f1或f2目的地频率，也会发生这种情况。或者，clr acc2控制位（寄存器地址1f hex）可用于清除频率累加器（acc1）和相位累加器（acc2）。当该位设置为高时，相位累加器的输出将导致DDS输出0 Hz。只要该位设置为高，频率和相位累加器就会被清除，从而产生0赫兹的输出。若要返回上一个DDS操作，必须将CLR ACC2设置为逻辑低。

啁啾（模式011）

这种模式也被称为脉冲调频。大多数啁啾系统使用线性调频扫描模式，但AD9854也可以支持非线性模式。在雷达应用中，利用啁啾或脉冲调频，运营商可以大大降低所需的输出功率，以实现单频雷达系统将产生的结果。图43显示了一个非常低分辨率的非线性啁啾，显示了通过改变时间步长（斜坡速率）和频率步长（增量）而产生的不同斜率。

AD9854允许在整个频率范围、持续时间、频率分辨率和扫描方向上进行精确的、内部生成的线性或外部编程的非线性、脉冲或连续调频。所有这些都是用户可编程的。图44示出了fm啁啾分量的框图。

调频啁啾基本编程步骤：

1、在并行寄存器地址4hex到并行寄存器地址9hex的频率调谐字1（ftw1）中编程起始频率。

2、将频率步进分辨率编程到48位，两个补码增量频率字（并行寄存器地址10十六进制到并行寄存器地址15十六进制）。

3、将变化率（每个频率的时间）编程到20位斜坡速率时钟（并行寄存器地址1a hex到并行寄存器地址1c hex）。

当编程完成时，引脚20处的I/O更新脉冲接通编程命令。二进位δ频率词的必要性是定义调频啁啾的移动方向。如果48位增量频率字为负（msb为高），则增量频率变化与ftw1呈负方向。如果48位字为正（msb为低），则频率的增量变化与ftw1成正方向。需要注意的是，ftw1只是fm啁啾的起点。无需返回FTW1的内置约束。一旦调频啁啾开始，它可以在奈奎斯特带宽（直流电到系统时钟的一半）内自由移动（在程序控制下）。然而，可以容易地实现对FTW1的即时返回。

在调频啁啾模式下有两个控制位（CLR ACC1和CLR ACC2），允许返回到起始频率FTW1或0赫兹。当clr acc1位（寄存器地址1f hex）设置为高时，48位频率累加器（acc1）输出被清除，并具有一个系统时钟持续时间的可再触发的一次脉冲。累加器的48位增量频率字输入不受CLR ACC1位的影响。如果clr acc1位保持在高位，则在I/O更新时钟的每个上升沿上，都会向频率累加器（acc1）发送一次脉冲。其效果是中断当前啁啾，将频率重置为编程到ftw1中的频率，并以先前编程的速率和方向继续啁啾。清除啁啾模式下的频率累加器输出如图45所示。图中显示的是I/O更新时钟，它可以是用户提供的，也可以是内部生成的。

或者，clr acc2控制位（寄存器地址1f hex）可用于清除频率累加器（acc1）和相位累加器（acc2）。当该位设置为高时，相位累加器的输出将导致DDS输出0 Hz。只要该位设置为高，频率和相位累加器就会被清除，从而产生0赫兹的输出。若要返回上一个DDS操作，必须将CLR ACC2设置为“逻辑低”。这个位元在产生脉冲调频中是有用的。

图46说明了clr acc2位对dds输出频率的影响。请注意，在CLR ACC2位为高位时重新编程寄存器允许加载新的FTW1频率和斜率。

另一个仅在啁啾模式下可用的功能是保持引脚（引脚29）。此功能停止向斜坡速率计数器发送时钟信号，停止向频率累加器（acc1）发送任何进一步的时钟脉冲。其效果是在保持销被拉高之前的频率停止啁啾。当引脚29返回低位时，时钟和啁啾恢复。在保持状态下，用户可以改变编程寄存器；然而，斜坡速率计数器必须恢复其先前速率的操作，直到在加载新的斜坡速率计数之前获得0的计数。图47显示了保持功能对DDS输出频率的影响。

32位自动I/O更新计数器可用于构造复杂的啁啾或斜坡FSK序列。由于此内部计数器与AD9854系统时钟同步，因此可以精确定时程序更改。对于这种改变，用户只需要在自动i/o更新时钟生成之前重新编程所需的寄存器。

在chirp模式下，目标频率不直接指定。如果用户无法控制啁啾，dds会自动将自己限制在dc和nyquist之间的频率范围内。除非被用户终止，否则啁啾会一直持续到断电为止。

当达到线性调频目的地频率时，用户可以选择下列动作中的任何一种：

（1）、使用保持销或将所有0加载到频率累加器（acc1）的增量频率字寄存器中，在目标频率停止。

（2）、使用HOLD引脚功能停止啁啾，然后通过使用数字乘法器级和输出成形键控引脚（引脚30）或通过使用程序寄存器控制（地址21到地址24 Hex）降低输出振幅。

（3）、使用CLR ACC2位突然结束传输。

（4）、通过反转方向并以线性或用户定向的方式返回上一个或另一个目的地频率来继续啁啾。如果这涉及到降低频率，则必须将负48位增量频率字（msb设置为1）加载到寄存器10十六进制到寄存器15十六进制。delta frequency word的任何递减频率阶跃都要求将msb设置为逻辑高。

（5）、继续啁啾，立即以锯齿方式返回到开始频率（f1），然后使用clr acc1控制位重复先前的啁啾过程。通过使用32位更新时钟以精确的时间间隔发出CLR ACC1命令，可以建立自动的、重复的啁啾。调整定时间隔或改变增量频率字改变啁啾范围。用户有责任平衡啁啾持续时间和频率分辨率，以获得适当的频率范围。

BPSK（模式100）

二进制、双相或双极相移键控是一种在两个预先编程的14位输出相位偏移之间快速选择的方法，这两个相位偏移同样影响AD9854管脚29、bpsk管脚的逻辑状态控制相位调整寄存器1或相位调整寄存器2的选择。低电平时，引脚29选择相位调整寄存器1；高电平时，引脚29选择相位调整寄存器2。图48示出了输出载波四个周期的相位变化。

基本bpsk编程步骤

1、将载波频率编程成频率调谐字1。

2、将适当的14位相位字编程到相位调整寄存器1和相位调整寄存器2中。

3、将bpsk数据源连接到管脚29。

4、准备好后激活I/O更新时钟。

注意，对于高阶PSK调制，用户可以使用串行或高速并行编程总线来选择单音模式和节目相位调整寄存器1。

使用AD9854内外更新时钟

此更新时钟功能由双向I/O引脚（引脚20）和可编程32位下行计数器组成。要对要从I/O缓冲寄存器传输到DDS有源核心的更改进行编程，必须从外部向引脚20提供时钟信号（从低到高的边缘），或由32位更新时钟内部生成时钟信号。

当用户提供外部更新时钟时，它在内部与系统时钟同步，以防止由于违反数据设置或保持时间而导致程序寄存器信息的部分传输。此模式允许用户完全控制更新的程序信息何时生效。更新时钟的默认模式为内部（内部更新时钟控制寄存器位为逻辑高）。要切换到外部更新时钟模式，内部更新时钟控制寄存器位必须设置为逻辑低。内部更新模式以用户设置的间隔生成自动的周期性更新脉冲。

内部生成的更新时钟可以通过编程32位更新时钟寄存器（地址16十六进制到地址19十六进制）和设置内部更新时钟控制寄存器位（地址1F HEX）到逻辑高。更新时钟下降计数器功能以系统时钟的一半速率（最大150 MHz）工作，并从32位二进制值（由用户编程）开始倒计时。当计数达到0时，将生成DDS输出或函数的自动I/O更新。更新时钟在内部和外部路由到pin 20，以允许用户将更新信息的编程与更新时钟速率同步。更新脉冲之间的时间给定为：（n+1）（系统时钟周期×2）

其中n是用户编程的32位值，n的允许范围为1到（2-1）。

从管脚20输出的内部生成的更新脉冲具有8个系统时钟周期的固定高时间。

将更新时钟寄存器编程为小于5的值将导致I/O UD CLK引脚保持高。虽然更新时钟可以在这种状态下工作，但它不能用来指示数据何时传输。这是I/O UD CLK用作输出时的最小高脉冲时间的影响。

开/关输出成形键控（OSK）

开/关OSK功能允许用户控制I和Q DAC输出信号的振幅与时间斜率。此功能用于数字数据的突发传输，以减少短而突然的数据突发的不利频谱影响。用户必须首先通过在控制寄存器中将osk en位（控制寄存器地址20十六进制）设置为逻辑高来启用数字乘法器。否则，如果osk en比特被设置为低，则负责振幅控制的数字乘法器被旁路，并且i和q dac输出被设置为满标度振幅。

除了设置osk en位之外，第二个控制位osk int（也位于地址20十六进制）必须设置为逻辑高。逻辑高选择输出斜坡上升或斜坡下降功能的线性内部控制。osk int位中的逻辑低电平将数字乘法器的控制切换到用户可编程的12位寄存器，允许用户以几乎任何方式动态地改变幅度转换。如表8所示，这些12位寄存器（标记为输出形状键I和输出形状键Q）位于地址21十六进制到地址24十六进制。最大输出振幅是R电阻器的一个功能，当OSK INT启用时不可编程。

还必须对从零刻度到满刻度的转换时间进行编程。过渡时间是两个固定元素和一个变量的函数。可变元件是可编程的8位斜坡速率计数器。这是一个下行计数器，以系统时钟速率（最大300兆赫）计时，当计数器达到0时产生一个脉冲。该脉冲被路由到一个12位计数器，该计数器随接收到的每个脉冲而递增。12位计数器的输出连接到12位数字乘法器。当数字乘法器的输入值为0时，输入信号乘以0，产生零刻度。当乘法器的值为所有1s时，输入信号乘以值4095或4096，产生几乎满标度。还有4094个剩余的小数倍增值，它们产生根据二进制值缩放的输出振幅。

过渡时间的两个固定元素是系统时钟的周期（驱动斜坡速率计数器）和振幅阶数（4096）。例如，如果AD9854的系统时钟为100 MHz（10 ns周期），并且斜坡速率计数器被编程为最小计数3，则转换需要两个系统时钟周期（一个上升沿加载倒计时值，另一个上升沿将计数器从3减至2）。如果倒计时值小于3，则斜坡速率计数器将暂停，并因此向数字乘法器生成一个恒定的缩放值。此暂停条件可能对用户有应用程序。8位倒计时值与输出脉冲之间的时间关系如下：（n+1）×系统时钟周期，其中n是8位倒计时值。将12位递增计数器从零刻度提升到满刻度需要4096个脉冲。因此，100mhz系统时钟的最小输出波形键控斜坡时间为4096×4×10ns≈164μs

最大斜坡时间为：4096×256×10纳秒≈10.5毫秒。最后，改变pin 30的逻辑状态，当osk int较高时，输出整形键控自动执行编程输出包络函数。引脚30上的逻辑高导致输出线性上升到满标度振幅并保持直到逻辑电平变为低，导致输出下降到零标度。

I和Q DAC

dds的正弦和余弦输出分别驱动q和i dacs（最大300 msps）。这些输出的最大振幅由位于引脚56的DAC R电阻器设置。这些是电流输出dac，最大满标度输出为20毫安；然而，标称10毫安输出电流提供最佳无杂散动态范围（sfdr）性能。r的值是39.93/i，其中i用安培表示。DAC输出符合性规范将输出端产生的最大电压限制在-0.5 V至+1 V。超过此限制产生的电压会导致DAC过度失真，并可能造成永久性损坏。用户必须选择合适的负载阻抗，以将输出电压波动限制在符合性极限。为了获得最佳的sfdr，这两个dac输出端应该相等地终止，特别是在谐波失真误差更为突出的较高输出频率下。

两个DAC之前都有逆Sin（x）/x滤波器（也称为逆SUNC滤波器），它们预补偿DAC输出频率随频率的变化，以实现从DC到Nyquist的平坦幅度响应。DAC都可以在不需要的时候通过设置DAC PD位高来控制（地址1D的HEX控件）。

控制数模转换器

12位Q DAC可以被重新配置以作为控制或辅助DAC来执行。控制DAC输出可向外部电路提供DC控制电平，产生AC信号，或使车载比较器的占空比控制。当控制寄存器中的src q dac位（并行地址1f hex）设置为高时，q dac输入从内部12位q数据源（默认设置）切换到外部12位，由用户提供两个补码数据。数据通过串行或并行接口以100 MHz的最大数据速率传输到12位Q DAC寄存器（地址26 Hex和地址27 Hex）。该dac的时钟为系统时钟，最大为300 msps，并且具有与i dac相同的最大输出电流能力。AD9854上的单个R电阻器设置两个DAC的满标度输出电流。当不需要时，通过设置Q DAC掉电位高（地址1D HEX），控制DAC可以单独地下电以节省功率。控制dac输出分别被指定为iout2和iout2、pin 52和pin 51。

逆sinc函数

逆sinc函数将输入数据预补偿到固有的正弦（x）/x滚降特性的DACSDAC的输出频谱。这使得可以从dac输出宽带信号（例如qpsk），而不需要作为频率函数的明显幅度变化。逆正弦函数可以绕过以显著降低功耗，特别是在较高的时钟速度下。当q dac被配置为控制dac时，逆sinc函数不适用于q路径。逆sinc默认接通，并通过使控制寄存器20十六进制中的旁路逆sinc位高而被旁路。

refclk乘数

refclk乘法器是基于pll的可编程参考时钟乘法器，允许用户选择4×到20×范围内的整数时钟乘法值。利用此功能，用户可以在RIFCK输入端输入15 MHz，以产生300 MHz的内部系统时钟。控制寄存器1e十六进制中的五位设置乘法器值。可以绕过RIFCK乘法器功能，允许AD9854直接从外部时钟源计时。AD9854的系统时钟是REFCLK乘法器的输出（如果它已接通）或REFCLK输入。RIFCLK可以是单端或差分输入，通过设置引脚64，DIF-CLK使能，低或高，分别。

PLL范围位

pll范围位选择refclk乘法器pll的频率范围。对于从200 MHz到300 MHz（内部系统时钟速率）的操作，PLL范围位应设置为逻辑1。对于低于200 MHz的操作，PLL范围位应设置为逻辑0。pll范围位在每个范围内调整pll环路参数以获得最佳相位噪声性能。

锁相环滤波器

pll滤波器引脚（引脚61）为pll环路滤波器的外部零补偿网络提供连接。零补偿网络由1.3 kΩ电阻和0.01μf电容串联组成。网络的另一端应尽可能靠近插脚60，AVDD。为了获得最佳的相位噪声性能，可以通过在控制寄存器地址1E HEX中设置旁路PLL位来绕过时钟乘法器。

差分参考时钟启用

diff clk enable pin上的高电平启用-集成时钟输入，REFCLK和REFCLK（分别为引脚69和引脚68）。REFCLK输入引脚所需的最小差分信号幅度为400 mV p-p。差分信号的中心点或共模范围可以在1.6 V到1.9 V之间。当引脚64（diff clk enable）被限制在低位时，refclk（引脚69）是唯一有效的时钟输入。这被称为单端模式。在此模式下，插脚68（REFCLK）应固定在低位或高位。

高速比较器

比较器是为高速而优化的，具有大于300兆赫的切换速率、低抖动、灵敏的输入和内置的滞后。它也有一个输出电平1v p-p最小到50Ω或cmos逻辑电平到高阻抗负载。比较器可以单独下电以节省功率。该比较器用于时钟发生器应用中，使dds产生的滤波正弦波平方。

掉电

编程寄存器允许几个单独的级断电，以减少功耗，同时保持所需级的功能。这些阶段在表8地址1d hex中标识。通过将指定位设置为逻辑高电平来实现断电。逻辑低表示阶段已通电。此外，或者最重要的是，可以通过编程地址20 HEX中的控制寄存器绕过逆SUNC滤波器和数字乘法器级来实现显著的功率降低。再次，逻辑高导致阶段被绕过。特别重要的是反向sinc滤波器；这个阶段消耗大量的功率。当所有四个PD位都处于控制状态时，会发生完全断电寄存器1d十六进制设置为逻辑高。这会降低功率耗电量约为10兆瓦（3毫安）。