ADS7806是低功耗12位采样cmos模数转换器

特征:35MW最大功耗;50微瓦断电模式;最大采集25微秒转换;最大入口和DNL为±1/2LSB;72dB最小SINAD，输入1kHz;±10V、0V至+5V和0V至+4V输入。

范围：单电源+5V运行；并行和串行数据输出；与16位ADS7807兼容的引脚；使用内部或外部。

参考文献：28针0.3“塑料浸渍和SOIC。

描述

ADS7806是一种低功耗12位采样，类似于使用最先进的CMOS结构的数字采样。它包含一个完整的12位，基于电容的，sar a/d具有S/H、时钟、基准和微处理器接口，并带有并行和串行输出驱动器。ADS7806可以采集并转换为完整的12位精度最高为25微秒，仅需35兆瓦最大激光修整标度电阻器提供标准工业输入范围为±10V和0V至+5V.in此外，0V至+4V范围允许完整的单电源系统。28针ADS7806采用0.3英寸塑料浸渍在SOIC中，两者都完全指定用于工业–40°C至+85°C的温度范围。

基本操作

并行输出

图1a）显示了操作ADS7806的基本电路具有±10V输入范围和并行输出。使R/C（引脚22）低40纳秒（最大12微秒）将启动转换器-锡安。忙碌（引脚24）将变低并保持低，直到转换完成和输出寄存器更新。如果字节（引脚21）低，则8个最高有效位将为当busy上升时有效；如果byte为high，则当busy上升时4个最低有效位将有效。数据将以二进制2的补码格式输出。忙得很高可以用来锁定数据。读取第一个字节后，可以切换字节以允许读取剩余的字节。当忙是低的。

ADS7806将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。偏移和增益在内部进行调整，以允许外部单电源修剪。外部电阻补偿此调整，如果偏移增益将在软件中校正（请参阅校准部分）。

串行输出

图1b）显示了操作ADS7806的基本电路具有±10V输入范围和串行输出。将R/C（引脚22）设置为低40ns（最大12微秒）将启动转换，并在SData（引脚19）上从先前的转换输出有效数据，同步到12个时钟脉冲数据时钟（引脚18）。忙（引脚24）将变低并保持在低位，直到转换完成和串行数据已经传送。数据将以二进制2的补码格式输出，msb优先，并且在数据时钟的上升和下降边缘。忙得很高可以用来锁定数据。所有转换命令将在忙时被忽略。

ADS7806将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。

偏移量和增益在内部进行调整，以允许使用单一电源进行外部微调。外部电阻可补偿此调整，如果在软件中校正偏移和增益，则可以忽略不计。

开始转换CS（插脚23）和R/C（插脚22）的组合最低持续40ns，立即将ADS7806处于保持状态并开始转换“n”。busy（引脚24）将变低并保持低电平，直到转换“n”完成并且内部输出寄存器已更新。在忙低期间所有新的转换命令将是忽略。cs和/或r/c必须在busy变高之前变高，否则将在没有足够时间获取新信号的情况下启动新的转换。

ADS7806将在转换结束时开始跟踪输入信号。在转换命令之间允许25微秒，确保准确获取新信号。

CS和R/C在内部或水平触发。在启动转换时，没有要求输入先变低。但是，如果CS或R/C启动转换“n”，确保在启动输入之前，较低的临界输入至少为10ns。如果EXT／INT表三.使用并行输出时的控制功能（dataclk低位绑定，ext/int高位绑定）。

（引脚8）在启动转换“n”时处于低位，转换“n-1”的串行数据将在转换“n”开始后输出到SData（引脚19）。参见读取数据部分的内部数据时钟。为了减少控制管脚的数量，可以将CS系在较低的位置使用r/c控制读取和转换模式。在串行输出模式下使用内部数据时钟时，这将不起作用。但是，并行输出和串行输出（仅当使用外部数据时钟时）将

当R/C升高时受影响。

阅读数据

ADS7806以直接二进制或二进制2的补码数据输出格式输出串行或并行数据。如果SB/BTC（引脚7）为高，则输出为SB格式，如果为低，则输出为BTC格式。可以在不影响内部输出寄存器的情况下读取并行输出；但是，可以通过串行读取数据端口将使内部输出寄存器每数据时钟脉冲移动一位。因此，在读取串行端口上的相同数据之前，可以在并行端口上读取数据，但在读取并行端口上的相同数据之前，不能通过串行端口读取数据。

并行输出要使用并行输出，请将Ext/Int（引脚8）连接到High（高）和DataClk（引脚18）连接到Low（低）。SData（针脚19）应保留未连接。当R/C（引脚22）高而CS（引脚23）低时，并联输出将激活。CS和R/C的任何其他组合将三态并行输出。有效的转换数据可以在d7d0（引脚9-13和15-17）上以两个8位字节读取。当字节（管脚21）较低时，8个最高有效位对于D7上的msb有效。当byte为high时，4个最低有效位对于d4上的lsb有效。字节可以切换为在一个转换周期内读取两个字节。

初始通电时，并行输出将包含不确定数据。

并行输出（转换后）

转换“n”完成且输出寄存器已更新后，忙（引脚24）将变高。转换'n'的有效数据将在D7-d0（引脚9-13和15-17）上可用。忙得很高可以用来锁定数据。

并行输出（转换期间）

启动转换“n”后，可以读取转换“n-1”中的有效数据，并在转换“n”开始后的12微秒内有效。不要试图读取数据转换“n”开始后超过12微秒，直到忙（引脚24）变高；这可能导致读取无效数据。有关定时限制，请参阅表六和图2和图3。

串行输出

数据可以通过内部数据时钟或外部数据时钟。当使用串行输出时，小心并行输出D7-d0（引脚9-13和15-17），如当CS（引脚23）时，这些引脚将脱离HI-Z状态。

内部数据时钟（转换期间）

要使用内部数据时钟，请将Ext/Int（引脚8）打到低位。R/C（引脚22）和CS（引脚23）低的组合将启动转换'N'，并激活内部数据时钟（通常为900kHz时钟频率）。ADS7806将输出12从SData（引脚19）上的转换'n-1'到dataclk（引脚18）上输出的12个时钟脉冲同步的有效数据位，msb优先。数据在内部数据时钟的上升和下降边缘都有效。崛起忙边（引脚24）可用于锁定数据。在第12个时钟脉冲之后，dataclk将保持低电平，直到下一个转换启动，而sdata将进入在第一个时钟脉冲期间在标签（pin 20）上输入的任何逻辑电平。

外部数据时钟

要使用外部数据时钟，请将Ext/Int（引脚8）连接到高电平。外部数据时钟不是转换时钟，只能用作数据时钟。启用的输出模式

ADS7806，CS（引脚23）必须低，R/C（引脚22）必须高。dataclk必须高达总数据时钟周期的20%到70%；时钟频率可以在dc和10mhz之间。转换“n”完成后或转换“n+1”期间，可以在sdata（引脚19）上输出来自转换“n”的串行数据。

简化变换器控制的一个明显方法是cs low并使用r/c启动转换。虽然这完全可以接受，但使用外部数据时钟时可能会出现问题。在12微秒的不确定点。在转换'n'开始直到busy上升之后，内部逻辑将转换'n'的结果转换为输出寄存器。如果CS低，R/C高，外部时钟如果此时处于高位，数据将丢失。因此，在cs低的情况下，r/c和/或dataclk在此期间必须低，以避免丢失有效数据。

外部数据时钟（转换后）

转换“n”完成后，输出寄存器已更新，忙碌（引脚24）将走高。在CS低和R/C高的情况下，来自转换'N'的有效数据将在SData（引脚19）上输出，同步到DataCLK（引脚18）上的外部数据时钟输入。msb在外部数据时钟的第一个下降沿和第二个上升沿上有效。LSB在数据时钟的第12下降沿和第13上升沿有效。标签（引脚20）将为每个外部时钟脉冲输入一位数据。标签上的第一位输入将在数据CLK的第13下降沿和第14上升沿的SData上有效；第二位输入将在数据CLK的第14下降沿和第15上升沿等上有效。在连续数据时钟下，标签数据将在SData上输出，直到内部输出寄存器根据下一个conv的结果进行更新。

外部数据时钟（转换期间）

启动转换“n”后，可以读取转换“n-1”中的有效数据，并在转换“n”开始后的12微秒内有效。从转换“n”开始后12微秒到忙（引脚24）上升的数据；这将导致数据丢失。注意：为了在使用外部数据时钟时获得最佳性能，在转换过程中不应将数据打卡。异步数据时钟的开关噪声会引起数字馈通，降低变换器的性能。

标签特征

标签（引脚20）输入与外部或内部数据时钟同步的串行数据。当使用外部数据时钟时，标签上的串行位流输入将跟随sdata上的lsb输出，直到内部输出寄存器用新的转换结果更新为止。所有12位有效数据输出后，内部数据时钟第一上升沿的标签上的逻辑电平输入在SData上有效。

输入范围

ADS7806提供三个输入范围：标准±10V和0-5V，以及一个0-4V范围，用于完整的单电源系统。图7a和7b显示了实现每个输入范围以及可选的偏移和增益调整电路所需的电路连接。用图7b所示的固定电阻器测试和保证偏移和满标度误差（1）规范。偏移和增益的调整在本数据表的校准部分中进行了说明。

偏移量和增益在内部进行调整，以允许使用单一电源进行外部微调。外部电阻可补偿此调整，如果在软件中校正偏移和增益，则可以忽略不计（请参阅校准部分）。输入阻抗汇总在表二中，由产品数据表首页所示的内部电阻网络和外部电阻组合而成

注：（1）、满标度误差包括在+fs和-fs处测得的偏移和增益误差。用于每个输入范围（见图8）。输入电阻分压器网络提供固有过电压保护，保证至少为±25V。高于或低于预期范围的模拟输入将分别产生正满标度或负满标度数字输出。对于超出标称范围的模拟输入，将不进行包装或折叠。

校准

硬件校准

为了校准硬件中ADS7806的偏移和增益，安装图7A所示的电阻器。表VII列出了每个输入范围相对于输入的硬件微调范围。

为了补偿和增益，图7b所示的电阻是必要的。有关外部电阻器的更多详细信息，请参阅无校准部分。参考表八，了解有无外部电阻时的偏移和增益误差范围。

注意，通过外部电阻的实际电压降至少比通过内部电阻分压器网络的电压降低两个数量级。应该考虑一下-当选择外部电阻的精度和漂移规格时。在大多数应用中，1%的金属薄膜电阻就足够了。

在某些应用中，图7b所示的外部电阻器可能不是必需的。这些电阻提供补偿的内部调整的偏移和增益，允许校准与一个单一的电源。不使用外部电阻器将导致偏移和增益误差，以及电气规格部分中列出的误差。偏移量是指当输入接地时，数字输出的等效电压。当数字输出的等效输出电压大于模拟输入时，会出现正增益误差。参考表八，了解有或无外部电阻时增益和偏移误差的标称范围。参见图8，了解拆卸外部电阻器时传输功能的典型变化。

要进一步分析移除外部电阻的任何组合的效果，请考虑图9。外部电阻和内部电阻的组合形成分压器，在cdac处将输入信号降低到0.3125v到2.8125v的输入范围。内部电阻经过激光修整，达到较高的相对精度，以满足全部规格。然而，由于工艺变化，内部电阻网络的实际输入阻抗（查看引脚1或引脚3）仅精确到±20%。在确定移除外部电阻的影响时，应考虑到这一点。

参考文献

ADS7806可以使用其内部2.5V参考电压或外部参考电压工作。通过将外部引用应用于引脚5，可以绕过内部基准；REFD（引脚26）连接高将关闭内部基准，从而将ADS7806的总功耗降低约5兆瓦。

内部基准有大约8 ppm/℃的漂移（典型），占满标度误差的大约20%（低标度的fse=？0.5%，高标度的fse=？0.25%）。

ADS7806也有一个内部的参考电压缓冲器。在所有断电和参考电压降低的情况下，缓冲器输入和输出的特性阻抗见图10。

裁判

REF（引脚5）是外部参考的输入或内部2.5V参考的输出。2.2μf钽电容器应尽可能地从地面靠近参考引脚。该电容器和ref的输出电阻在基准上产生一个低通滤波器来限制噪声。使用较小的电容值会给参考信号带来更多的噪声，降低信噪比和信噪比。REF引脚不应用于驱动外部交流或直流负载。见图10。

外部参考的范围是2.3V到2.7V，并确定实际LSB大小。提高基准电压可以增大变换器的满量程和lsb尺寸，从而提高信噪比。

CAP

CAP（引脚4）是内部参考缓冲器的输出。应将2.2μf钽电容器尽可能靠近接地的帽销，以在整个转换周期中为cdac提供最佳的开关电流。该电容器还为缓冲器的输出提供补偿。使用小于1μf的电容器可导致输出缓冲器振荡，并且可能没有足够的电荷供cdac使用。电容值大于2.2μf对提高性能的影响不大。见图10和11。

缓冲器的输出能够驱动高达1毫安的电流到直流负载。使用外部缓冲器将允许内部参考用于更大的直流负载和交流负载。不要试图直接驱动输出电压为上限的交流负载。这将导致转换器性能下降。

参考和断电

ADS7806分别通过PWRD（引脚25）和REFD（引脚26）具有模拟掉电和参考掉电功能。pwrd和refd high将关闭所有保持内部寄存器中先前转换数据的模拟电路，前提是数据尚未通过串行端口移出。此模式下的典型功耗为50微瓦。使用连接到电容器的2.2微F电容器，功率恢复通常为1毫秒。有关电容器电容值的上电恢复时间，请参见图11。当+5V应用于VDIG时，ADS7806的数字电路始终保持激活状态，而不管PWRD和REFD状态如何。

压水堆

PWRD高将关闭除参考外的所有模拟电路。先前转换的数据将保存在内部寄存器中，并且仍然可以读取。对于pwrd high，convert命令会产生无意义的数据。

雷德

REFD高将关闭内部2.5V参考电压。所有其他模拟电路，包括参考缓冲器，都将激活。当使用外部参考时，refd应该很高，以最小化功耗和加载对外部参考的影响。参考缓冲器输入的特性阻抗（高和低）见图10。内部参考消耗约5兆瓦。

布局

功率

为了获得最佳性能，将模拟和数字电源引脚连接到同一+5V电源，并将模拟和数字接地连接在一起。如电气规范中所述，ADS7806将其90%的功率用于模拟电路。ADS7806应视为模拟元件。

A/D的+5V电源应与用于系统数字逻辑的+5V电源分开。将vdig（引脚28）直接连接到数字电源可以由于数字逻辑的开关噪声而降低转换器性能。为了获得最佳性能，+5V电源可以由任何用于模拟信号调节的模拟电源产生。如果存在+12V或+15V电源，则可以使用简单的+5V调节器。虽然不建议使用数字电源为转换器供电，但请确保正确过滤电源。无论使用滤波数字电源还是调节模拟电源，VDIG和VANA都应连接到同一个+5V电源。

接地

ADS7806上有三个接地引脚。DGND是数字电源接地。agnd2是模拟电源接地。agnd1是所有a/d内部模拟信号都参考的接地。agnd1更容易受到电流感应电压降的影响，并且必须具有返回电源的最小电阻路径。

A/D的所有接地引脚都应与模拟接地平面相连，并与系统的数字逻辑接地分开，以实现最佳性能。模拟和数字接地平面都应与“系统”接地连接，尽可能靠近电源。这有助于防止动态数字接地电流通过公共阻抗调制模拟接地到电源接地。

信号调节

在许多cmos a/d转换器中，用于采样保持的fet开关会释放大量的电荷注入，从而导致驱动运放振荡。由于ADS7806上的取样FET开关而引起的电荷注入量约为具有电荷再分配DAC（CDAC）结构的类似ADC上电荷注入量的5-10%。还有一个电阻前端，可以衰减释放的任何电荷。最终的结果是对A/D之前的信号调节的驱动能力的最低要求。在应用中，任何足以驱动信号的运算放大器都足以驱动ADS7806。

ADS7806的电阻前端还提供了保证的±25V过电压保护。在大多数情况下，这样就不需要外部过电压保护电路。

中间闩锁

ADS7806对于并行端口有三态输出，但是如果总线在转换期间处于活动状态，则应使用中间锁存器。如果在转换过程中总线未激活，则三态输出可用于将A/D与同一总线上的其他外围设备隔离。

中间锁存器有利于任何单片a/d转换器。ADS7806具有610μV的内部LSB尺寸。从并行端口上的快速开关信号产生的瞬态，即使在A/D为三态时，也可以通过基板耦合到模拟电路，从而导致转换器性能下降。当使用与引脚兼容的ADS7807或ADS系列中的任何其他16位转换器时，这种现象的影响将更加明显。这是因为内部LSB尺寸较小，为38μV。

应用程序信息

qspi接口

图12显示了ADS7806和任何配备Qspi的微控制器之间的简单接口。该接口假定转换脉冲并非来自微控制器，并且ADS7806是唯一的串行外围设备。

在启用qspi接口之前，微控制器必须配置为监视从选择线。当从机选择（SS）发生从低到高的转换时，从busy（表示当前转换结束）开始，可以启用端口。如果不这样做，微控制器和和A/D可能“不同步”。

图13显示了ADS7806和一个装有Qspi的微控制器之间的另一个接口。该接口允许微控制器提供转换脉冲，同时也允许多个外围设备连接到串行公共汽车。这个接口和下面的讨论假设qspi接口的主时钟为16.78mhz。注意，微控制器的串行数据输入与ADS7806的msb（d7）相连，而不是串行输出（sdata）。使用D7代替串行端口提供三态功能，允许其他外设连接到MISO引脚。当需要与这些外围设备通信时，pcs0和pcs1应保持高电平；这将保持d7 tri状态并防止发生转换。

在这种配置中，qspi接口实际上被设置为执行两种不同的串行传输。第一个，8位传输，使pcs0（r/c）和pcs1（cs）在开始转换时变低。第二个，12位传输，只会导致将PCS1（CS）调低。此时将传输有效数据。

对于这两种传输，dt寄存器（传输后延迟）用于引起19微秒延迟。接口也被设置为包装到队列的开头。这样，qspi是为ads7806生成适当定时的状态机。因此，该定时锁定到微控制器的基于晶体的定时，而不是中断驱动。因此，该接口适用于交流和直流测量。

对于最快的转换速率，波特率应设置为2（4.19MHz SCK），dt设置为10，第一个串行传输设置为8位，第二个设置为12位，dsck禁用（在命令控制字节中）。这将允许23千赫的最大转换率。对于较慢的速率，应增加dt。不要减慢SCK，因为这可能增加在第一个8位传输期间影响转换结果或意外启动第二个转换的机会。

此外，cpol和cpha应设置为零（sck通常较低，数据在上升沿捕获）。8位传输的命令控制字节应设置为20小时，12位传输的命令控制字节应设置为61小时。

SPI接口

spi接口通常只能进行8位数据传输。对于一些具有spi接口的微控制器，可能以类似的方式接收数据，如图12中qspi接口所示。在内容被最低有效位覆盖之前，微控制器需要获取8个最高有效位。

图13所示的qspi接口的修改版本可能是可能的。对于大多数具有spi接口的微控制器来说，转换脉冲的自动产生是不可能的，必须用软件来完成。由于转换脉冲本身的抖动性能不足，这将限制接口用于“DC”应用。

DSP56000接口

DSP56000串行接口具有SPI兼容模式和一些增强功能。图14显示了ADS7806和DSP56000之间的接口，这与图12中的Qspi接口非常相似。如qspi一节所述，DSP56000必须进行编程，以便在从低到高观察到SC1上的转换（转换结束时忙得很高）。

如图15所示，DSP56000还可以通过包括一个单稳态多谐振荡器来提供转换脉冲。接口的接收和发送部分被分离（异步模式），并且发送部分被设置为每隔一个发送帧生成字长帧同步（帧速率分配器被设置为2）。预分频模数应设置为5。

该电路中的单稳态多谐振荡器将为转换脉冲提供不同的脉冲宽度。脉冲宽度将由多谐振荡器使用的外部R和C值确定。74HCT123N数据表显示脉冲宽度为（0.7）rc。选择接近本数据表中规定的最小值的脉冲宽度将提供最佳性能。20.48MHz DSP56000的最大转换速率为35.6kHz。如果在DSP56000上可以容忍较慢的振荡器，则可以通过使用19.2mhz时钟和4的预分频模数来实现40khz的转换速率。